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発明の名称 演算装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平7−44531
公開日 平成7年(1995)2月14日
出願番号 特願平5−191094
出願日 平成5年(1993)8月2日
代理人 【弁理士】
【氏名又は名称】小鍜治 明 (外2名)
発明者 石川 利広 / 藤本 幸広
要約 目的
演算処理を施した配列データに対してその自己相関関数を求める処理を、少ないステップ数で高速に実行する。

構成
メモリ1に格納された配列データを読みだして、バレルシフタ7で左シフトし、レジスタ9・バス3を介してラッチ10に一時記憶する。書き込み制御部11が、メモリ1と2の両方に書き込みを指示することにより、シフト処理後の配列データをメモリ1と2の両方に同時に格納する。次に上記配列データをメモリ1と2から同時に読みだして、乗算器5・ALU8・レジスタ9を用いて積和演算を行う。
特許請求の範囲
【請求項1】 データを記憶する第1及び第2の記憶手段と、この第1及び第2の記憶手段に記憶されたデータに対して少なくとも積和演算を行う演算手段と、この演算手段からの出力を上記第1及び第2の記憶手段に同時に書き込むための書き込み手段とを備える演算装置。
【請求項2】 データを記憶する第1及び第2の記憶手段と、この第1及び第2の記憶手段に記憶されたデータに対して少なくとも積和演算を行う演算手段と、外部からデータを入力する入力手段と、この入力手段から入力されたデータを上記第1及び第2の記憶手段に同時に書き込む書き込み手段とを備える演算装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、ディジタル信号処理プロセッサ内部で配列データの自己相関関数を計算する演算装置に関する。
【0002】
【従来の技術】近年、ディジタル信号処理プロセッサ(DSP)は、ディジタル移動体通信装置、例えば、携帯電話機に多用されている。このようなDSPでは音声の符号化処理等を行う場合、次式(数1)示す配列データの自己相関関数を得る計算を行うことが多い。
【0003】
【数1】

【0004】この場合、携帯電話機などに用いるDSPでは、コストを抑えるため、固定小数点演算を行っている。その場合、(数1)の積和演算の実行前に、乗算時の桁落ちを防ぐため、全てx[n]に対して同一のシフト数で左シフトしてスケーリングを施し、改めてx[n]として計算することがある。
【0005】次に、このような従来の演算装置を説明する。図3は従来の演算装置の構成を示すブロック図である。図3において、この演算装置は、データx[n]を記憶するメモリ1,2と、メモリ1に接続され、データの供給や演算結果の格納等を行うバスライン3と、メモリ2に接続されてデータ供給を行うバスライン4と、バスライン3,4のデータに対して乗算を行う乗算器5と、バスライン3の値又は乗算器5の出力のいずれかを選択して出力するマルチプレクサ6とを有している。さらに、この演算装置は、マルチプレクサ6の出力をシフトし、又はそのまま出力するバレルシフタ7と、このバレルシフタ7の出力をそのまま通過(スルー)又はレジスタ9の出力と算術論理演算して出力するALU(Arithmetic and logic Unit) 8と、このALU8の出力を保持し、ALU8の左側入力又はバスライン3に出力するレジスタ9と、バスライン3の値を保持してメモリ1,2に出力するラッチ回路10とを有している。
【0006】次に、この従来例の構成における自己相関関数計算の動作について説明する。ここでx[n]は、メモリ1に格納されているものとし、次の処理を行う。
(1)x[n]のスケーリング処理乗算時の桁落ちを防ぐため、x[n]を左シフトする。まず、x[n]のデータをメモリ1から読み出し、バスライン3とマルチプレクサ6を通じてバレルシフタ7で予め定めたビット数だけ左シフトする。ALU8はバレルシフタ7の出力をそのままで通過させ、レジスタ9に格納する。次にレジスタ9の出力をバスライン3を通じてラッチ回路10に一時的に記憶し、改めてx[n]のデータとしてメモリ1に格納する。
(2)x[n]の転送処理(数1)の積和演算の高速処理を行うには、x[n]とx[n+m]のデータをメモリ1,2から同時に読み出せることが望ましい。そのためには、(1)x[n]のスケーリング処理で、メモリ1に格納した同一のx[n]の配列データがメモリ2にも存在する必要がある。そこで、メモリ1からx[n]のデータを順に読み出し、バスライン3とラッチ回路10を通じてメモリ2に書き込む。
(3)レジスタ9のクリアレジスタ9の出力をALU8の左側に入力すると同時にバスライン3とマルチプレクサ6とバレルシフタ7を通じてALUの右側にも入力する。ALU8では減算を行い、値0を出力してレジスタ9に格納する。
(4)積和演算処理メモリ1からx[n]の値を読み出し、バスライン3を通じて乗算器5の右側に入力する。同時にメモリ2からx[n+m]の値を読み出し、バスライン4を通じて乗算器5の左側に入力する。乗算器5では乗算を行い、結果をマルチプレクサ6とバレルシフタ7を通じてALU8の右側に入力する。ALU8はバレルシフタ7の出力とレジスタ9の出力の加算を行い、レジスタ9に格納する。このような処理をL回繰り返すことにより、(数1)で表される自己相関関数Rを得ることが出来る。
【0007】
【発明が解決しようとする課題】しかしながら上記の従来の演算装置では、スケーリング処理を施した配列データをメモリ1からメモリ2に転送する処理が必要である。したがって、自己相関関数の計算を高速処理できない欠点がある。
【0008】本発明は、このような従来の問題を解決するものであり、少ないステップ数で自己相関関数計算の処理を高速実行できる優れた演算装置の提供を目的とする。
【0009】
【課題を解決するための手段】上記目的を達成するために、本発明の演算装置は、データを記憶する第1及び第2の記憶手段と、この第1及び第2の記憶手段に記憶されたデータに対して少なくとも積和演算を行う演算手段と、この演算手段からの出力を前記第1及び第2の記憶手段に同時に書き込むための書き込み手段とを備える構成としている。
【0010】また、データを記憶する第1及び第2の記憶手段と、この第1及び第2の記憶手段に記憶されたデータに対して少なくとも積和演算を行う演算手段と、外部からデータを入力する入力手段と、この入力手段から入力されたデータを第1及び第2の記憶手段に同時に書き込む書き込み手段とを備える構成としている。
【0011】
【作用】このような構成により、請求項1記載の発明の演算装置では、演算処理を施した配列データを書き込み手段が第1及び第2の記憶手段に同時に書き込み、第1及び第2の記憶手段に配列データを転送する処理を不要にしている。したがって、演算処理を施した配列データに対して、自己相関関数を得る処理が少ないステップ数で高速実行される。
【0012】また、請求項2の発明の演算装置では、入出力装置が入力したデータを、書き込み手段が第1及び第2の記憶手段に同時に書き込んでいる。したがって、外部から入力した配列データに対して、その自己相関関数を得る処理が少ないステップ数で高速実行される。
【0013】
【実施例】以下、本発明の演算装置の実施例を図面を参照して詳細に説明する。
【0014】図1は本発明の演算装置の第1の実施例における構成を示すブロック図である。なお、以下の文中及び図中にあって、従前の図3おける同一の構成要素には同一の符号を付した。図1において、この演算装置は、データx[n]を記憶するメモリ1,2と、メモリ1に接続され、データの供給や演算結果の格納等を行うバスライン3と メモリ2に接続され、データ供給を行うバスライン4と、バスライン3,4のデータに対して乗算を行う乗算器5とを有している。さらに、この演算装置は、バスライン3の値又は乗算器5の出力のいずれかを選択して出力するマルチプレクサ6と、マルチプレクサ6の出力をシフトし、又は、そのまま出力するバレルシフタ7と、バレルシフタ7の出力をそのままで通過させ、又はレジスタ9の出力と算術論理演算して出力するALU8を有している。さらに、この演算装置は、ALU8の出力を保持し、ALU8の左側入力又はバスライン3に出力するレジスタ9と、バスライン3の値を保持してメモリ1とメモリ2に出力するラッチ回路10と、メモリ1とメモリ2に対してそれぞれメモリ1の書き込み信号S12とメモリ2の書き込み信号S13を出力する書き込み制御部11とを有している。
【0015】次に、この第1の実施例の構成における自己相関関数計算の動作について説明する。
【0016】ここでの自己相関関数計算の式は従前の(数1)と同一である。そしてx[n]は、メモリ1に格納されているものとし、次の処理を行う。
(1)x[n]のスケーリング処理まず、乗算時の桁落ちを防ぐため、x[n]を左シフトする。そして、x[n]のデータをメモリ1から読み出し、バスライン3とマルチプレクサ6を通じてバレルシフタ7で、予め定めたビット数だけ左シフトする。ALU8はバレルシフタ7の出力をそのままで通過させ、レジスタ9に格納する。次にレジスタ9の出力をバスライン3を通じてラッチ回路10に一時的に記憶する。書き込み制御部11は、メモリ1の書き込み信号S12とメモリ2の書き込み信号S13とを出力し、かつ、メモリ1とメモリ2に対してラッチ回路10の出力の書き込みを指示することにより、スケーリング処理後のx[n]のデータをメモリ1とメモリ2の両方に格納する。
(2)レジスタ9のクリア処理レジスタ9の出力を、ALU8の左側に入力すると同時にバスライン3とマルチプレクサ6とバレルシフタ7を通じてALU8の右側にも入力する。ALU8は減算を行い、値0を出力してレジスタ9に格納する。
(3)積和演算処理メモリ1からx[n]の値を読み出し、バスライン3を通じて乗算器5の右側に入力する。同時にメモリ2からx[n+m]の値を読み出し、バスライン4を通じて乗算器5の左側に入力する。乗算器5では乗算を行い、結果をマルチプレクサ6とバレルシフタ7を通じてALU8の右側に入力する。ALU8はバレルシフタ7の出力とレジスタ9の出力の加算を行い、レジスタ9に格納する。このような処理をL回繰り返すことにより、(数1)で表される自己相関関数Rを得ることが出来る。
【0017】以上のように本実施例によれば、(1)のx[n]のスケーリング処理の最後で、書き込み制御部11が、メモリ1の書き込み信号S12とメモリ2の書き込み信号S13を出力し、メモリ1とメモリ2に対してラッチ回路10の出力の書き込みを指示している。したがって、スケーリング処理後のx[n]のデータをメモリ1とメモリ2の両方に格納することができ、スケーリング処理を施したあとのx[n]の配列データをメモリ1からメモリ2に転送する処理が不要となる。すなわち、従前の(数1)に示す自己相関関数を得る処理を、少ないステップ数、かつ、高速実行が出来る。
【0018】次に、第2の実施例を説明する。図2は第2の実施例における構成を示す概略ブロック図である。図2において、この演算装置は、図1に示した第1の実施例における構成に対して、外部から入力したデータをバスライン3に出力する入出力部14を有しており、外部から入力した配列データを、バスライン3及びラッチ回路10を通じてメモリ1とメモリ2に同時に書き込めるようにしている。
【0019】次に、この第2の実施例の構成における動作を説明する。
(1)x[n]の入力処理まず、入出力部14は、x[n]のデータを外部から1ワードずつ取り込み、バスライン3に出力する。ラッチ回路10はこの値を一時的に記憶しメモリ1とメモリ2に出力する。書き込み制御部11は、メモリ1の書き込み信号S12とメモリ2の書き込み信号S13を出力し、メモリ1とメモリ2に対してラッチ回路10の出力の書き込みを指示する。そして、外部から入力したx[n]のデータをメモリ1とメモリ2の両方に格納する。このような処理をデータ数Lだけ繰り返すことにより、L個のx[n]の配列データをメモリ1とメモリ2の両方に格納する。
(2)レジスタ9のエリア処理レジスタ9の出力を、ALU8の左側に入力すると同時にバスライン3とマルチプレクサ6とバレルシフタ7を通じてALU8の右側にも入力する。ALU8は減算を行い、値0を出力してレジスタ9に格納する。
(3)積和演算処理メモリ1からx[n]の値を読み出し、バスライン3を通じて乗算器5の右側に入力する。同時にメモリ2からx[n+m]の値を読み出し、バスライン4を通じて乗算器5の左側に入力する。乗算器5は乗算を行い、結果をマルチプレクサ6とバレルシフタ7を通じてALU8の右側に入力する。ALU8はバレルシフタ7の出力とレジスタ9の出力の加算を行ってレジスタ9に格納する。
【0020】このような処理をL回繰り返すことにより、(数1)で表される自己相関関数Rを得ることが出来る。
【0021】
【発明の効果】以上の説明から明らかなように、請求項1記載の発明の演算装置では、演算処理を施した配列データを書き込み手段が第1及び第2の記憶手段に同時に書き込み、第1及び第2の記憶手段に配列データを転送する処理を不要にしているため、演算処理を施した配列データに対して、自己相関関数を得る処理を少ないステップ数で高速実行できるという効果を有する。
【0022】また、請求項2の発明の演算装置では、入出力装置が入力したデータを、書き込み手段が第1及び第2の記憶手段に同時に書き込んでいるため、外部から入力した配列データに対して、その自己相関関数を得る処理を少ないステップ数で高速実行できるという効果を有する。




 

 


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