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発明の名称 演算装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平7−44530
公開日 平成7年(1995)2月14日
出願番号 特願平5−191099
出願日 平成5年(1993)8月2日
代理人 【弁理士】
【氏名又は名称】小鍜治 明 (外2名)
発明者 上杉 充 / 本間 光一
要約 目的
ビット数が多い二系統の入力信号の二乗和の平方根を算出する際に加算器や乗算器などの演算器のゲート数を大幅に削減し、殊にLSI化した場合の配線面積を削減する。

構成
信号Sa,Sbがそれぞれ絶対値比較部20及び絶対値計算部21に入力される。絶対値比較部20で信号Sa,Sbの絶対値の大小比較を行う。絶対値比較部20からの選択信号Scと絶対値計算部21からの絶対値信号Sd,Seが固定値乗算部22に入力され、固定値乗算部22で固定値の乗算を行い演算結果信号Soを出力する。この場合、信号Sa,Sbが定包絡線信号の同相成分と直行成分である場合は、それらの二乗和は位相によらず一定であり、二乗和の平方根の値と近似する。
特許請求の範囲
【請求項1】 二系統の二つの信号の絶対値の大小比較を行う絶対値比較手段と、上記二系統の二つの信号の絶対値の計算を行う絶対値計算手段と、固定値の乗算を行った演算結果信号を出力する固定値乗算手段とを備え、二系統の二つの信号の二乗和の平方根の近似値を算出することを特徴とする演算装置。
【請求項2】 絶対値比較手段は、二系統の二つの信号が入力される排他的論理和回路と、この排他的論理和回路からの出力をラッチするラッチ回路と、一方の入力信号を反転して出力する反転ゲート回路と、二系統の二つの信号が入力される第1の1ビット加算器と、この第1の1ビット加算器のキャリをラッチする第1のキャリラッチ回路と、他方の入力信号と反転ゲート回路からの一方の信号が入力される第2の1ビット加算器と、第2の1ビット加算器のキャリをラッチする第2のキャリラッチ回路と、第1及び第2の1ビット加算器の出力をラッチ回路の出力で切り替えるマルチプレクサと、このマルチプレクサからの値を選択信号として出力する排他的論理和回路とを備えることを特徴とする請求項1記載の演算装置。
【請求項3】 絶対値計算手段は、二系統の二つの信号がそれぞれ入力される第1及び第2のシフトレジスタ及びキャリラッチ回路と、第1のシフトレジスタと第1のキャリラッチ回路及び第2のシフトレジスタと第2のキャリラッチ回路からの出力信号がそれぞれ入力される第1及び第2の排他的論理和回路と、第1及び第2の排他的論理和回路からのそれぞれの信号の絶対値信号を出力する第1及び第2の1ビット加算器と、第1及び第2の1ビット加算器のそれぞれのキャリをラッチする第1及び第2のキャリラッチ回路とを備えることを特徴とする請求項1記載の演算装置。
【請求項4】 固定値乗算手段は、二つの絶対値信号を選択信号で選択する第1及び第2のマルチプレクサと、第1のマルチプレクサからの出力を順次蓄える第1の複数のフリップフロップ回路と、第2のマルチプレクサからの出力を順次蓄える第2の複数のフリップフロップ回路と、第1の複数のフリップフロップ回路からの信号と第2のマルチプレクサからの信号とを加算する第1の1ビット加算器と、第1の1ビット加算器のキャリをラッチする第1のキャリラッチ回路と、第2の複数のフリップフロップ回路の所定の蓄積信号と、後段のフリップフロップ回路からの蓄積信号を加算する第2の1ビット加算器と、第2の1ビット加算器のキャリをラッチする第2のキャリラッチ回路と、第2の複数のフリップフロップ回路の所定の蓄積信号と第2の1ビット加算器からの信号を加算する第3の1ビット加算器と、第3の1ビット加算器のキャリをラッチする第3のキャリラッチ回路と、第1の1ビット加算器からの信号と第3の1ビット加算器からの信号を加算した演算結果信号を出力する第4の1ビット加算器と、第3の1ビット加算器のキャリをラッチする第4のキャリラッチ回路とを備えることを特徴とする請求項1記載の演算装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、LSIの組み込み回路などに利用し、二つのデータの二乗和の平方根を計算する演算装置に関する。
【0002】
【従来の技術】近年、動作上のばらつき及び経年劣化が少ないディジタル信号処理が多用され、それらのLSI化も盛んである。このようなディジタル信号処理では、各種の演算が行われる。基本的な積や和の処理の他に積和算が多用されており、特に信号のレベルなどを求める二つの信号の二乗和の平方根を求める演算が多い。
【0003】次に、このような従来の演算装置について説明する。この演算装置では、二つの信号の二乗和の平方根を算出する。
【0004】図8は従来の演算装置の構成を示すブロック図である。図8において、この演算装置は、信号Sa及び信号Sbの二乗和の値をそれぞれ算出するNビット乗算器(MUL)2,3と、このNビット乗算器2,3のそれぞれの二乗の値を加算するMビット加算器4と、ここでの加算値の平方根の算出を行い、その演算結果信号Soを出力する平方根計算器5とを有している。
【0005】次に、この従来例の構成の動作について説明する。図8において、信号Sa,Sbが二つのNビット乗算器2,3に入力される。ここでの乗算結果は、(信号Sa)2 及び(信号Sb)2 となる。この(信号Sa)2 、(信号Sb)2 が、Mビット加算器4に入力され、ここで加算した(信号Sa)2 +(信号Sb)2 が得られる。さらに、加算値の平方根の算出を平方根計算器5で行うことによって、演算結果信号Soが得られる。
【0006】図9は従来の他の演算装置の構成を示すブロック図である。図9において、この演算装置では、信号Sa及び信号Sbが入力されるNビットマルチプレクサ(MUX)6と、このNビットマルチプレクサ6の出力を乗算するNビット乗算器7と、この乗算値が入力されるMビットラッチ回路8とを有している。さらに、Mビットラッチ回路8とからのラッチ出力とNビット乗算器7からの出力とを加算するMビット加算器9と、ここでの加算値の平方根を算出し、その演算結果信号Soを出力する平方根計算器10とを有している。
【0007】次に、この従来例の構成の動作について説明する。図9において、まず信号SaがNビットマルチプレクサ6で選択され、Nビット乗算器7に入力されて(信号Sa)2 が算出される。この算出結果の(信号Sa)2 をMビットラッチ回路8で保持する。次に、Nビットマルチプレクサ6で信号Sbが選択され、Nビット乗算器7に入力されて(信号Sb)2 が算出される。Mビットラッチ回路8で保持していた(信号Sa)2 と(信号Sb)2 がMビット加算器9に入力されて、(信号Sa)2 +(信号Sb)2 が得られる。この加算値の平方根の算出を平方根計算器10で行うことによって、演算結果信号Soが得られる。
【0008】図10は、さらに他の従来の演算装置の構成を示すブロック図である。図10において、この演算装置では、信号Sa及び信号Sbのそれぞれの絶対値を算出するNビット絶対値計算器(ABS)11,12と、このNビット絶対値計算器11,12のそれぞれの出力が入力されるNビット減算器(SUB)13を有している。さらに、この演算装置はNビットマルチプレクサ(MUX)14,15と、固定値(信号)を乗算するNビット乗算器(MUL)16と、加算値を平方根を算出し、その演算結果信号Soを出力するMビット加算器17を有している。
【0009】次に、この従来例の構成の動作について説明する。二つの信号Sa,Sbが、定包絡線信号の同相成分と直行成分である場合は、この場合の二乗和は位相によらず一定であり、二系統の信号Sa,Sbの二つの信号の二乗和の平方根の値は次式(数1)に近似する。
【0010】
【数1】

【0011】そこで、図10において、二つの信号Sa,Sbは二系統であり、それぞれNビット加算器で実現するNビット絶対値計算器11,12でそれぞれの絶対値を算出する。この算出した絶対値をNビット減算器13で減算し、この値の大小を判定する。そして、Nビット減算器13からの指示で、Nビットマルチプレクサ14が大きい値の絶対値を選択し、また、Nビットマルチプレクサ15で小さい値の絶対値を選択する。
【0012】Nビットマルチプレクサ15の出力はNビット乗算器16で、「2マイナス(−)1」の平方根の値が乗ぜられ、その出力がNビットマルチプレクサ14の出力とともにMビット加算器17で加算される。この加算値の平方根の算出を平方根計算器10で行うことによって、演算結果信号Soが得られる。
【0013】このように、上記従来例でも二系統の信号Sa,Sbの二つの信号の二乗和の平方根を算出することが出来る。
【0014】
【発明が解決しようとする課題】しかしながら上記の従来の演算装置では、入力信号のビット数が多い場合に加算器や乗算器のゲート数が多くなり、また、ビット数が多い場合には配線数も多くなる。特に、LSI化した場合にチップ面積が多大になるという問題を有していた。
【0015】本発明は、このような従来の問題を解決するものであり、ビット数が多い二系統の入力信号の二乗和の平方根を算出する際に加算器や乗算器などの演算器のゲート数を大幅に削減でき、殊にLSI化した場合の配線面積を削減できる優れた演算装置の提供を目的とする。
【0016】
【課題を解決するための手段】上記目的を達成するために、本発明の演算装置は、二系統の二つの信号の絶対値の大小比較を行う絶対値比較手段と、二系統の二つの信号の絶対値の計算を行う絶対値計算手段と、固定値の乗算を行った演算結果信号を出力する固定値乗算手段とを備え、二系統の二つの信号の二乗和の平方根の近似値を算出する構成である。
【0017】そして、絶対値比較手段は、二系統の二つの信号が入力される排他的論理和回路と、この排他的論理和回路からの出力をラッチするラッチ回路と、一方の入力信号を反転して出力する反転ゲート回路と、二系統の二つの信号が入力される第1の1ビット加算器と、この第1の1ビット加算器のキャリをラッチする第1のキャリラッチ回路と、他方の入力信号と反転ゲート回路からの一方の信号が入力される第2の1ビット加算器と、第2の1ビット加算器のキャリをラッチする第2のキャリラッチ回路と、第1及び第2の1ビット加算器の出力をラッチ回路の出力で切り替えるマルチプレクサと、このマルチプレクサからの値を選択信号として出力する排他的論理和回路とを備える構成としている。
【0018】さらに、絶対値計算手段は、二系統の二つの信号がそれぞれ入力される第1及び第2のシフトレジスタ及びキャリラッチ回路と、第1のシフトレジスタと第1のキャリラッチ回路及び第2のシフトレジスタと第2のキャリラッチ回路からの出力信号がそれぞれ入力される第1及び第2の排他的論理和回路と、第1及び第2の排他的論理和回路からのそれぞれの信号の絶対値信号を出力する第1及び第2の1ビット加算器と、第1及び第2の1ビット加算器のそれぞれのキャリをラッチする第1及び第2のキャリラッチ回路とを備える構成である。
【0019】また、固定値乗算手段は、二つの絶対値信号を選択信号で選択する第1及び第2のマルチプレクサと、第1のマルチプレクサからの出力を順次蓄える第1の複数のフリップフロップ回路と、第2のマルチプレクサからの出力を順次蓄える第2の複数のフリップフロップ回路と、第1の複数のフリップフロップ回路からの信号と第2のマルチプレクサからの信号とを加算する第1の1ビット加算器と、第1の1ビット加算器のキャリをラッチする第1のキャリラッチ回路と、第2の複数のフリップフロップ回路の所定の蓄積信号と、後段のフリップフロップ回路からの蓄積信号を加算する第2の1ビット加算器と、第2の1ビット加算器のキャリをラッチする第2のキャリラッチ回路と、第2の複数のフリップフロップ回路の所定の蓄積信号と第2の1ビット加算器からの信号を加算する第3の1ビット加算器と、第3の1ビット加算器のキャリをラッチする第3のキャリラッチ回路と、第1の1ビット加算器からの信号と第3の1ビット加算器からの信号を加算した演算結果信号を出力する第4の1ビット加算器と、第3の1ビット加算器のキャリをラッチする第4のキャリラッチ回路とを備える構成である。
【0020】
【作用】このような構成により、本発明の演算装置は、二系統の二つの信号の絶対値の大小比較を行うとともに、絶対値の計算を行って、固定値を乗算した演算結果信号を出力している。したがって、ビット数が多い二系統の入力信号の二乗和の平方根を算出する際に加算器や乗算器などの演算器のゲート数が大幅に削減され、殊にLSI化した場合の配線面積が削減される。
【0021】
【実施例】以下、本発明の演算装置の実施例を図面を参照して詳細に説明する。
【0022】図1は、本発明の演算装置の実施例の構成を示すブロック図である。この例では、二系統の信号Sa,Sbの二つの信号の二乗和の平方根の近似値を算出する。図1において、この近似値の計算を行う演算装置は、以降で、それぞれの構成及び動作を詳細に説明するように信号Sa,Sbの絶対値の大小比較を行う絶対値比較部20と、絶対値の計算を行う絶対値計算部21と、固定値の乗算を行い演算結果信号Soを出力する固定値乗算部22を有している。
【0023】次に、絶対値比較部20の詳細な構成について説明する。図2は図1中の絶対値比較部20の構成を示すブロック図である。図2において、この絶対値比較部20は、信号Sa,Sbが入力される排他的論理和回路(EX−OR)23と、排他的論理和回路23からの出力をラッチするラッチ回路24と、信号Sbが供給される反転ゲート(NOT)回路25とを有している。さらに、この絶対値比較部20は、信号Sa,Sbが入力される1ビット(bit)加算器26と、1ビット加算器26のキャリをラッチするキャリラッチ回路27と、信号Saと反転ゲート回路25からの信号Sbとが入力される1ビット加算器28を有している。また、この絶対値比較部20は、1ビット加算器28のキャリをラッチするキャリラッチ回路29と、1ビット加算器26又は1ビット加算器28の出力をラッチ回路24の出力で切り替えるマルチプレクサ(MUX)30と、マルチプレクサ30からの値を選択信号Ssとして出力する排他的論理和回路31とを有している。
【0024】次に、絶対値計算部21の詳細な構成について説明する。図3は図1中の絶対値計算部21の構成を示すブロック図である。図3において、この絶対値計算部21は、信号Scが入力されるシフトレジスタ34及びキャリラッチ回路35と、シフトレジスタ34及びキャリラッチ回路35からの出力信号が入力される排他的論理和回路36と、この排他的論理和回路36からの信号が入力されて、絶対値信号Sdを出力する1ビット加算器37と、1ビット加算器37のキャリをラッチするキャリラッチ回路38を有している。
【0025】次に固定値乗算部22の詳細な構成について説明する。図4は図1中の固定値乗算部22の構成を示すブロック図である。図4において、この固定値乗算部22は絶対値比較部20からの選択信号Ssと絶対値計算部21からの絶対値信号Sd,Seを選択信号Scで切り替えるマルチプレクサ(MUX)43,44と、直列接続されてマルチプレクサ43からの出力を順次蓄えるフリップフロップ(FF)回路45,46,47,48,49,50,51とを有している。さらに、この固定値乗算部22は、直列接続されてマルチプレクサ44からの出力を順次蓄えるフリップフロップ(FF)回路52,53,54,55,56と、フリップフロップ回路51からの信号Sgとマルチプレクサ44からの信号hを加算する1ビット加算器62とを有している。また、この固定値乗算部22は、1ビット加算器62のキャリをラッチするキャリラッチ回路63と、フリップフロップ回路53からの信号Siとフリップフロップ回路55からの信号Sjを加算する1ビット加算器65と、1ビット加算器62のキャリをラッチするキャリラッチ回路66と、フリップフロップ回路53からの信号Skと1ビット加算器65からの信号を加算する1ビット加算器68とを有している。さらに、この固定値乗算部22は、1ビット加算器62のキャリをラッチするキャリラッチ回路69と、1ビット加算器62からの信号と1ビット加算器68からの信号を加算した演算結果信号Soを出力する1ビット加算器70と、1ビット加算器70のキャリをラッチするキャリラッチ回路71とを有している。次に、この実施例の構成における動作について説明する。
【0026】まず図1に示す全体構成における動作を説明する。図1において、信号Sa,Sbがそれぞれ絶対値比較部20及び絶対値計算部21に入力される。絶対値比較部20で信号Sa,Sbの絶対値の大小比較を行う。絶対値比較部20からの選択信号Scと絶対値計算部21からの絶対値信号Sd,Seが固定値乗算部22に入力され、この固定値乗算部22で固定値の乗算を行い演算結果信号Soを出力する。この場合、信号Sa,Sbが定包絡線信号の同相成分と直行成分である場合は、それらの二乗和は位相によらず一定である。すなわち、従前の次式(数1)で示したように、二乗和の平方根の値と近似する。
【0027】次に、図2に示す絶対値比較部20の動作を詳細に説明する。図5は図2に示す絶対値比較部20の動作におけるタイミングチャートである。図2及び図5において、ここでは信号Sa,Sbが、それぞれLSBから1ビットづつシリアルで転送される。1ビット加算器26は初期値が「0」のキャリラッチ回路27を用いて信号Saと信号Sbとの和を算出する。同時に1ビット加算器28は、初期値が「1」のキャリラッチ回路29と反転ゲート回路25の処理を通じて信号Saと信号Sbの差を計算する。
【0028】この、それぞれの値はLSBからシリアルにマルチプレクサ30へ転送される。一方、信号Saと信号Sbとが排他的論理和回路23に入力される。この排他的論理和回路23の結果は、MSBの算出が終了した時点でラッチ回路24にラッチされる。なお、ラッチしなくても時間軸を整合させると同様に動作する。
【0029】このMSBの計算が終了した時点でのマルチプレクサ30の出力は次の(表1)に示すようになる。
【0030】
【表1】

【0031】さらに、この結果と信号SaのMSBとを排他的論理和回路31で演算することにより、選択信号Scは、次の(表2)に示す論理となる。
【0032】
【表2】

【0033】ここで|Sa|の方が|Sb|より大きい場合に「0」が出力される。小さい場合には「1」が出力される。なお同一の場合は、いずれが出力されても良い。
【0034】図5では信号Sa1が「06D(16進数)」である。また、信号Sbは「074(16進数)」が両方とも9ビットの例である。この例では|Sa|<|Sb|であり、選択信号Scは「1」となる。処理時間は数クロック程度なので、クロックをある程度の早さに設定すれば略リアルタイムに処理される。
【0035】次に、図3に示す絶対値計算部21の動作を詳細に説明する。図6は図1に示す絶対値計算部21の動作におけるタイミングチャートである。図3及び図6において、なお、図3に示す絶対値計算部21は、二系統で構成して図1中の絶対値計算部21とするものである。ここでは一方の構成のみを用いて説明する。
【0036】ここでは信号Sc(Sa,Sb)の絶対値を計算する。また信号ScはLSBから1ビットづつシリアルに転送され、シフトレジスタ34で蓄える。ラッチ回路35は信号ScのMSBをラッチする。これにより、排他的論理和回路36は、信号Scが「正」の場合は、そのままの値が1ビット加算器37に入力される。「負」の場合は全ビットの反転値が1ビット加算器37に入力され、キャリラッチ回路38を通じて加算を行う。その際、キャリラッチ回路38の初期値を信号ScのMSBとすることによって、2の補数の体系で絶対値信号Sdが得られる。図6は信号Scが「19(16進数、5ビット)」の例であり、MSBが1(負の値)であるため、2の補数をとって「07(16進数、5ビット)」になる。処理時間は数クロック程度であり、クロックをある程度の速さ設定すれば略リアルタイムで処理される。
【0037】図4に示す固定値乗算部22の動作を詳細に説明する。また、図7は図4に示す固定値乗算部22の動作におけるタイミングチャートである。図4及び図7において、絶対値比較部20からの選択信号Scによって、マルチプレクサ43,44で選択する信号を制御する。選択信号Scが「0」、すなわち、絶対値信号Seの方が大きい値の場合、マルチプレクサ43の出力は絶対値信号Sdである。またマルチプレクサ44の出力は絶対値信号Seとなる。選択信号Scが「1」、すなわち、絶対値信号Seの方が大きい場合はマルチプレクサ43の出力は絶対値信号Seでマルチプレクサ44の出力は絶対値信号Sdとなる。マルチプレクサ43の出力はラッチ回路45〜51で遅延されて信号Sgとなる。すなわち、「27 」倍されたことになる。
【0038】また、マルチプレクサ44の出力はフリップフロップ回路(ラッチ回路)52〜56で遅延されて、信号Sh、信号Si、信号Sj、信号Skとなる。すなわち、それぞれ「1,22 ,24 ,25 」倍されたことになる。
【0039】したがって、1ビット加算器62〜キャリラッチ回路71の組み合わせによって、演算結果信号Soが次式(数2)から得られる。
【0040】
【数2】

【0041】図7は、絶対値信号Sdが05(16進数、5ビット)、絶対値信号Seが0E(16進数、5ビット)の例であり、選択信号Scは「1」、すなわち、絶対値信号Seの方が絶対値D21より大きい場合となっており、結果は「809(16進数、12ビット)」となる。処理時間は数クロック程度であり、クロックをある程度の速さに設定すれば略リアルタイムで処理される。
【0042】以上のように本実施例によれば、シリアル演算のための1ビット加算器とマルチプレクサ、ラッチ等を設けることにより、少ないゲート数かつ少ない配線数で二系統の信号の二乗和の平方根の近似値を得ることが出来る。さらに、処理時間は数クロック程度であり、クロック信号をある程度の速さに設定すれば略リアルタイムでの処理が可能になる。
【0043】
【発明の効果】以上の説明から明らかなように、本発明の演算装置は二系統の二つの信号の絶対値の大小比較を行うとともに、絶対値の計算を行って、固定値を乗算した演算結果信号を出力しているため、ビット数が多い二系統の入力信号の二乗和の平方根を算出する際に加算器や乗算器などの演算器のゲート数を大幅に削減でき、殊にLSI化した場合の配線面積を削減できるという効果を有する。




 

 


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