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発明の名称 メモリ管理装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平7−36774
公開日 平成7年(1995)2月7日
出願番号 特願平5−181426
出願日 平成5年(1993)7月22日
代理人 【弁理士】
【氏名又は名称】武田 元敏
発明者 五木田 諭
要約 目的
CPU内部のキャッシュ,レジスタ用などのメモリに関して、外部から自由に大きさを設定し前記メモリを有効活用するメモリ管理装置を提供する。

構成
メモリブロック100を複数の機能別のメモリフィールドに分割し、各メモリフィールドの情報を有するコントロールフィールド102と、その情報を基に外部から入力されるアドレスを変換し、メモリのアドレスを生成する制御回路112よりなる。これにより、複数のメモリフィールドを1つのメモリとして管理することができ、外部からその大きさを自由に設定することが可能となる。
特許請求の範囲
【請求項1】 メモリフィールドの情報が格納されたn個のコントロールレコードから構成されるコントロールフィールド、およびn個に分割されるメモリフィールドを有するメモリブロックにデータ入出力手段を含むランダムアクセスメモリと、外部から入力されるn個のアドレス情報と前記コントロールフィールドから前記メモリフィールドの情報を読み取り、該当する前記メモリブロックのメモリフィールドへのアドレスを生成する制御回路とからなることを特徴とするメモリ管理装置。
【請求項2】 メモリフィールドに用いるメモリブロックとは別のメモリブロックにコントロールフィールドを有することを特徴とする請求項1記載のメモリ管理装置。
【請求項3】 m個のメモリブロックと該メモリブロックのそれぞれにコントロールフィールドを有することを特徴とする請求項1記載のメモリ管理装置。
【請求項4】 m個のメモリブロックと該メモリブロックとは別のメモリブロックにコントロールフィールドを有することを特徴とする請求項1記載のメモリ管理装置。
【請求項5】 n個のデータ入出力手段を有するランダムアクセスメモリと、外部から入力されるアドレスの種類に応じた前記データ入出力手段にデータを割り当てる制御回路とからなることを特徴とする請求項1,2,3または4記載のメモリ管理装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、メモリ管理装置に関するものである。
【0002】
【従来の技術】近年、CPUに設けられるメモリは、集積技術の進歩により増加の傾向にあり、それらのメモリは各種レジスタ,キャッシュなどに利用されている。以下、図面を参照しながら、従来のメモリ管理装置の一例について説明する。
【0003】図6は従来のメモリ管理装置の例で、メモリブロックをレジスタメモリ,キャッシュメモリとしての使用例を示すものである。図6において、1はキャッシュデータ入力線、2はキャッシュメモリの制御を行うキャッシュ制御回路、3はキャッシュメモリとして使われるキャッシュメモリブロック、4はキャッシュデータ出力線、5はキャッシュアドレス入力線、11はレジスタデータ入力線、12はレジスタメモリの制御を行うレジスタ制御回路、13はレジスタメモリとして使われるレジスタメモリブロック、14はレジスタデータ出力線、15はレジスタアドレス入力線である。以上のように構成されたメモリ管理装置について、その動作について説明する。
【0004】キャッシュメモリブロック3は、キャッシュ制御回路2によってデータの書き込み動作もしくは読み出し動作を行うかを決定される。データの書き込み時には、キャッシュデータ入力線1から入力されたデータをキャッシュアドレス入力線5から送られたアドレスに従って、データをキャッシュメモリブロック3の内部に取り込む。データの読み出し時には、同様にキャッシュアドレス入力線5から送られたアドレスで指定されたキャッシュメモリブロック3の内部のデータをキャッシュデータ出力線4に出力する。
【0005】レジスタについてもキャッシュと同様の動作を行う。レジスタメモリブロック13は、レジスタ制御回路12によってデータの書き込み動作もしくは読み出し動作を行うかが決定される。データの書き込み時には、レジスタデータ入力線11から入力されたデータをレジスタアドレス入力線15から送られたアドレスに従って、データをレジスタメモリブロック13の内部に取り込む。データの読み出し時には、同様にレジスタアドレス入力線15から送られたアドレスで指定されたレジスタメモリブロック13の内部のデータをレジスタデータ出力線14に出力する。
【0006】以上のように、従来のメモリ管理装置では、それぞれの機能別のメモリは各メモリブロックに分かれ、各機能ごとに独立して動作する。
【0007】
【発明が解決しようとする課題】しかしながら、上記のような構成のメモリ管理装置では、それぞれの機能別にメモリサイズが固定されており、このため、メモリブロックの容量が限界に達した場合などは、低速な外部メモリに内容を移す必要が生じ、そのためにプログラムの実行効率が大幅に低下する。また、あるメモリブロックに未使用なメモリが存在しても、別の機能に用いられるメモリであるために使用することができず、メモリ資源を有効に活用できないという問題点があった。
【0008】本発明は上記問題点に鑑み、メモリブロックの容量の限界を緩和し、メモリ資源を有効に活用し、実行効率の高いメモリ管理装置を提供することを目的とする。
【0009】
【課題を解決するための手段】上記目的を達成するために、本発明のメモリ管理装置は、メモリフィールドの情報が格納されたn個のコントロールレコードから構成されるコントロールフィールド、およびn個に分割されるメモリフィールドを有するメモリブロックにデータ入出力手段を含むランダムアクセスメモリと、外部から入力されるn個のアドレス情報と前記コントロールフィールドから前記メモリフィールドの情報を読み取り、該当する前記メモリブロックのメモリフィールドへのアドレスを生成する制御回路とから構成したものである。
【0010】
【作用】本発明は上記した構成によって、複数の機能別のメモリフィールドを1つのメモリブロックに配置し、それぞれのメモリフィールドの情報を有するコントロールフィールドを設け、そのコントロールフィールドの情報を基に制御回路でメモリのアドレスを生成することにより、それぞれのメモリフィールドの大きさを自由に確保することができ、メモリ資源を有効に活用することが可能となる。
【0011】
【実施例】以下、図面を参照しながら本発明のメモリ管理装置における実施例を詳細に説明する。図1は本発明のメモリ管理装置における第1の実施例の構成を示すものである。図1において、100は複数の機能別のメモリフィールドに分割されるメモリブロック、101はデータの入力手段であるデータ入力線、102は各メモリフィールドの情報が複数格納されるコントロールフィールド、103はキャッシュメモリとして使用されるキャッシュメモリフィールド、104はレジスタメモリとして使用されるレジスタメモリフィールド、105はデータの出力手段であるデータ出力線、110はキャッシュメモリのアドレスの入力手段であるキャッシュアドレス入力線、111はレジスタメモリのアドレスの入力手段であるレジスタアドレス入力線である。
【0012】また、図2はコントロールフィールド102の内容を示すものであり、各メモリの情報としてメモリフィールドの先頭アドレスと最終アドレスを1つの単位とした少なくとも1つ以上のコントロールレコードから構成される。図2において、113はコントロールフィールド102内のキャッシュ用のキャッシュコントロールレコード、114はレジスタ用のレジスタコントロールレコードである。
【0013】以上のように構成されたメモリ管理装置について、以下その動作を説明する。図1のメモリ管理装置は制御回路112によってメモリブロック100に対してデータの書き込み動作を行うか、読み出し動作を行うかが決定される。データの書き込み時には、データ入力線101から入力されたデータを制御回路112から送られたアドレスに従って、メモリブロック100内にデータを保持する。データの読み出し時には、制御回路112から送られたアドレスのデータをデータ出力線105に出力する。外部から送られてくるアドレスは、それぞれのキャッシュアドレス入力線110,レジスタアドレス入力線111から制御回路112に送られる。制御回路112は、コントロールフィールド102から該当するメモリの情報を読み出す。この情報は図2に示してある通り、メモリの先頭アドレスと最終アドレスになっている。それらのメモリ情報を基に、外部から送られてきたアドレスを変換し、コントロールフィールド102に対応したキャッシュメモリフィールド103、もしくはレジスタメモリフィールド104のいずれか該当するメモリフィールドへのアドレスを生成し、メモリブロック100に送る。メモリブロック100は制御回路112から送られてきたアドレスを基にデータの入出力を行う。
【0014】以上のように第1の実施例によれば、1つのメモリブロック100を複数の機能別のメモリフィールドに分割し、1つのメモリブロック100に配置し、それぞれのメモリフィールドの情報を有するコントロールフィールド102を設け、コントロールフィールド102の情報を基にメモリのアドレスを生成する制御回路を設けることにより、メモリフィールドの情報を含め、複数の異なった機能に用いられるメモリフィールドを1つのメモリとして管理することができ、メモリの範囲内であれば各メモリフィールドの大きさを自由に確保することが可能となる。また、コントロールフィールド102をメモリ上に割り当てているために、メモリの範囲内であれば複数のメモリフィールドの管理も可能となる。
【0015】図3は本発明のメモリ管理装置における第2の実施例の構成を示すものである。図3において、200はメモリブロック、201はデータ入力線、202はコントロールフィールド、203はキャッシュメモリフィールド、204はレジスタメモリフィールド、205はデータ出力線、210はキャッシュアドレス入力線、211はレジスタアドレス入力線、212は制御回路、220はメモリブロック200とは別のメモリブロックに設定したコントロールメモリブロック、221はメモリ情報を外部から入力するコントロールデータ入力線である。
【0016】以下に、その動作を説明する。第2の実施例において、データの書き込み,読み出しの各動作については第1の実施例と同様である。コントロールメモリブロック220内のコントロールフィールド202に対しては、コントロールデータ入力線221を通してメモリ情報が書き込まれる。制御回路212はコントロールメモリブロック220内のコントロールフィールド202から該当するメモリの情報を読み出す。このメモリ情報を基に外部から送られてきたアドレスを変換し、コントロールフィールド202に対応したキャッシュメモリフィールド203もしくはレジスタメモリフィールド204のいずれか該当するメモリフィールドへのアドレスを生成し、メモリブロック200に送る。メモリブロック200は、制御回路212から送られてきたアドレスを基にデータの入出力を行う。
【0017】以上のように第2の実施例によれば、複数の異なった機能に用いられるメモリフィールドを、1つのメモリとして管理できる。また、そのメモリの範囲内であれば、各メモリフィールドの大きさを自由に確保することもできる。そして、コントロールフィールド202をメモリフィールドに使用するものとは別のメモリブロック上に割り当てているために、そのコントロールメモリブロック220の範囲内であれば、コントロールフィールド202の個数を増やすことができ、その個数以内のメモリフィールド数の管理も可能となる。
【0018】さらに、コントロールフィールド202が別のメモリブロックにあるために、メモリフィールドへのデータ転送を妨げることなく、コントロールフィールド202内のコントロールデータの入力や管理が独立して行えるので、メモリの利用効率の向上が可能となる。
【0019】図4は本発明のメモリ管理装置における第3の実施例の構成を示すものである。図4において、301はデータ入力線、302はコントロールフィールド、303はキャッシュメモリフィールド、304はレジスタメモリフィールド、305はデータ出力線、310はキャッシュアドレス入力線、311はレジスタアドレス入力線、312は制御回路、320はコントロールメモリブロック、321はコントロールデータ入力線、3001は1番目のメモリブロック、3002は2番目のメモリブロック、300mはm番目のメモリブロックである。
【0020】以下、その動作を説明する。図4のメモリ管理装置は、制御回路312によってメモリブロック3001,3002,…… 300mのいずれかを選択し、選択したメモリブロックに対してデータの書き込み動作を行うか、読み出し動作を行うかを決定する。また、データの書き込み,読み出しの各動作については、第1の実施例と同様である。制御回路312はコントロールフィールド302から該当するメモリ情報を基に外部からのアドレスを変換し、コントロールフィールド302に対応したメモリフィールドを有するメモリブロックを選択し、そのメモリブロック内のメモリフィールドへのアドレスを生成し、選択されたメモリブロックに送る。選択されたメモリブロックは、制御回路312から送られてきたアドレスを基にデータの入出力を行う。
【0021】以上のように第3の実施例によれば、複数のメモリブロックを1つのコントロールフィールド302を設けることにより、物理上のメモリブロックに制限されることなく任意の複数のメモリブロックに同一種類のメモリを割り当てることが可能となり、また、その大きさはメモリブロックの容量が許す限りにおいて自由に確保でき、外部からの設定が可能となる。
【0022】図5は本発明のメモリ管理装置における第4の実施例の構成を示すものである。図5において、400はメモリブロック、402はコントロールフィールド、403はキャッシュメモリフィールド、404はレジスタメモリフィールド、406はキャッシュデータの入力手段であるキャッシュデータ入力線、407はレジスタデータの入力手段であるレジスタデータ入力線、408はキャッシュデータの出力手段であるキャッシュデータ出力線、409はレジスタデータの出力手段であるレジスタデータ出力線、410はキャッシュアドレス入力線、411はレジスタアドレス入力線、412は制御回路である。
【0023】以下に、その動作を説明する。第4の実施例ではデータ入出力手段が複数個用意されており、データの書き込み時には、キャッシュデータ入力線406もしくはレジスタデータ入力線407のいずれかからのデータを、メモリブロック400内に保持する。またデータの読み出し時には、キャッシュデータ出力線408もしくはレジスタデータ出力線409に出力する。制御回路412はメモリ情報を基に、いずれか一方の入出力線を選択しデータの入出力を行う。また、データの書き込み,読み出しの各動作については、第1の実施例と同様である。
【0024】以上のように第4の実施例によれば、第1の実施例の効果に加えてデータ入出力手段を複数個用意していることから、メモリに対して高速なデータ転送が行える。
【0025】なお、第1の実施例において、制御回路112がコントロールフィールド102から読み出す各メモリフィールドに関するコントロールレコードの情報は、先頭アドレス情報と最終アドレス情報としたが、その情報が先頭アドレス情報とメモリサイズ情報でも構わない。また、各実施例において使用されるメモリフィールドをキャッシュとアドレスとしたが、これはCPU内で使用される格納領域であれば機能等を限定せずに使用することが可能である。
【0026】また、第3の実施例ではコントロールフィールド302は1つのコントロールメモリブロック320としたが、コントロールフィールド302のあるコントロールメモリブロック320は複数個あってもよく、またメモリフィールドがあるメモリブロックにあってもよく、複数のメモリブロックに複数個あってもよい。
【0027】
【発明の効果】以上説明したように、本発明によれば、メモリブロックを複数の機能別のメモリフィールドに分割し、それぞれのメモリフィールドの情報を有するコントロールフィールドと、該コントロールフィールドの情報を基にメモリのアドレスを生成する制御回路を設ける。これにより、複数の機能別のメモリフィールドの大きさを自由に確保することが可能となり、CPU内で使用されるキャッシュやレジスタ用などのメモリフィールドの大きさを外部から自由に設定することができる。このことから、CPU内部のメモリ資源を最大限に有効活用することができ、その結果、外部メモリへのアクセスが減少し、プログラムの実行効率が向上するという効果を奏する。




 

 


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