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発明の名称 乗算装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平7−36668
公開日 平成7年(1995)2月7日
出願番号 特願平5−179010
出願日 平成5年(1993)7月20日
代理人 【弁理士】
【氏名又は名称】小鍜治 明 (外2名)
発明者 中居 祐二
要約 目的
乗算装置において、部分和、部分桁上げの加算後に発生するオーバーフロー等の例外処理の検出を高速化する。

構成
桁上げ伝搬先見回路9が部分和、部分桁上げの算出と並行して上位ビットについて最上位ビットへの桁上げの伝搬を先見し、最上位ビット検出回路10が下位からの桁上げにより最上位ビットの値を検出し、例外処理の検出を行う。
特許請求の範囲
【請求項1】乗数をリコードする乗数リコード回路と、前記乗数リコード回路の出力及び被乗数を入力として複数の部分積の発生及び加算を行い部分和、 部分桁上げを出力する部分積加算器と、前記部分積加算器の出力の上位ビットを入力として下位ビットからの桁上げの最上位ビットへの伝播を先見する桁上げ伝播先見回路と、前記部分積加算器の出力の下位ビットを入力として部分和、部分桁上げの加算を行い積の下位ビット及び上位ビットへの桁上げを出力する第1の加算器と、前記部分積加算器の出力の上位ビットと前記第1の加算器の上位ビットへの桁上げを入力として部分和、部分桁上げの加算を行い積の上位ビットを出力する第2の加算器と、前記部分積加算器の出力の最上位ビットと前記桁上げ伝播先見回路の出力と前記第1の加算器の上位ビットへの桁上げを入力として積の最上位ビットを検出する最上位ビット検出回路とを備えた乗算装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、オーバーフロー等の例外処理を高速に検出する乗算装置に関する。
【0002】
【従来の技術】近年、半導体集積回路の高密度化、高速化に伴い乗算方式は並列乗算方式が主流になっている。従来より高速な並列乗算方式として、乗数を数ビットごとにリコードして部分積を発生させるブースの乗数リコード方式、部分積を並列に加算するワラストリー加算方式が知られている。
【0003】以下図面を参照しながら、上記したブースの乗数リコード方式を用いた従来の乗算装置の一例として浮動小数点乗算装置について説明する。図において、21、22、23、24は浮動小数点データの仮数部の処理を行い、25、26は指数部の処理を行い、27は例外処理の検出を行う。21は乗数リコード回路であり、部分積を発生させるためのリコードを行う。22は部分積加算器であり、部分積の発生及びトリー加算器による加算を行い、部分和、部分桁上げを算出する。23は加算器であり、部分和、部分桁上げの加算を行う。25は加算器であり、指数部の加算を行う。24、26は正規化回路であり、それぞれ仮数部及び指数部の正規化処理を行う。27は例外処理検出回路であり、オーバーフロー、アンダーフロー等の例外処理の検出を行う。
【0004】以上のように構成された浮動小数点乗算装置について、以下その動作について説明する。
【0005】図2にANSI/IEEE Std 754−1985規格の単精度浮動小数点データフォーマットを示す。図に示すように乗数、被乗数は符号、指数部、仮数部より構成されており、それぞれについて処理を行う。
【0006】まず、仮数部はケチ表現により図2では省略されている整数部1を付加した図3に示すフォーマットで処理を行う。乗数リコード回路21の出力と被乗数を入力として部分積加算器22は複数の部分積を発生させる。続いて、部分積加算器22は発生させた複数の部分積をトリー加算器を用いて加算し、部分和と部分桁上げを算出する。加算器23は部分和、部分桁上げの加算を行い、積を算出する。部分和、部分桁上げの加算後の積は図4に示すように最上位ビットが小数点以上2ビットの位置であるフォーマットになる。正規化回路26は最上位ビットmが1である場合、積の正規化処理を行う。
【0007】指数部の処理では次に示す処理を行う。加算器24は乗数、被乗数の加算を行い積を算出する。仮数部の加算器23の出力の最上位ビットが1である場合、積の正規化処理を行う。例外処理検出回路27は加算器25の加算によるオーバーフロー及びアンダーフローの検出、または仮数部の加算器23の加算後に発生する正規化によるオーバーフロー及びアンダーフローの検出を行う。符号の処理は乗数、被乗数の符号より算出する。
【0008】
【発明が解決しようとする課題】しかしながら上記のような構成では、指数部の乗数、被乗数の加算によるオーバーフロー及びアンダーフローの検出は高速に行われるが、正規化によるオーバーフロー及びアンダーフローの検出は仮数部の部分和、部分桁上げの加算により算出した最上位ビットの値により行われるため、処理速度が遅いという問題点を有していた。
【0009】本発明は上記問題点に鑑み、部分和、部分桁上げの加算後に発生するオーバーフロー及びアンダーフロー等の例外処理の検出を高速に行う乗算装置を提供するものである。
【0010】
【課題を解決するための手段】上記問題点を解決するために本発明の乗算装置は、乗数をリコードする乗数リコード回路と、前記乗数リコード回路の出力及び被乗数を入力として複数の部分積の発生及び加算を行い部分和、部分桁上げを出力する部分積加算器と、前記部分積加算器の出力の上位ビットを入力として下位ビットからの桁上げの最上位ビットへの伝播を先見する桁上げ伝播先見回路と、前記部分積加算器の出力の下位ビットを入力として部分和、部分桁上げの加算を行い積の下位ビット及び上位ビットへの桁上げを出力する第1の加算器と、前記部分積加算器の出力の上位ビットと前記第1の加算器の上位ビットへの桁上げを入力として部分和、部分桁上げの加算を行い積の上位ビットを出力する第2の加算器と、前記部分積加算器の出力の最上位ビットと前記桁上げ伝播先見回路の出力と前記第1の加算器の上位ビットへの桁上げを入力として積の最上位ビットを検出する最上位ビット検出回路とを備えたものである。
【0011】
【作用】本発明は上記した構成によって、部分和、部分桁上げの算出と並行して上位ビットについて最上位ビットへの桁上げの伝播を先見するため、最上位ビットを算出する論理段数を低減することができ、これにより部分和、部分桁上げの加算後に発生するオーバーフロー及びアンダーフロー等の例外処理の検出を高速化することとなる。
【0012】
【実施例】以下本発明の一実施例の乗算装置として浮動小数点乗算装置について、図面を参照しながら説明する。
【0013】図1は本発明の実施例における浮動小数点乗算装置の構成を示すものである。図1において、1、2、3、4、5、9、10は浮動小数点データの仮数部の処理を行い、6、7は指数部の処理を行い、8は例外処理の検出を行う。1は乗数リコード回路であり、部分積を発生させるためのリコードを行う。2は部分積加算器であり、部分積の発生及びトリー加算器による加算を行い、部分和、部分桁上げを算出する。9は桁上げ伝播先見回路であり、下位ビットからの桁上げの最上位ビットへの伝播を検出する。3、4は加算器であり、それぞれ上位ビットの部分和、部分桁上げの加算及び下位ビットの部分和、部分桁上げの加算を行う。10は最上位ビット検出回路であり、最上位ビットの値を検出する。6は加算器であり、指数部の加算を行う。5、7は正規化回路であり、それぞれ仮数部及び指数部の正規化処理を行う。8は例外処理検出回路であり、オーバーフロー、アンダーフロー等の例外処理の検出を行う。
【0014】以上のように構成された浮動小数点乗算装置について、以下その動作について説明する。
【0015】従来と同様に図2に示す単精度浮動小数点データフォーマットであり、仮数部は図3に示すフォーマットで処理を行う。乗数リコード回路1の出力と被乗数を入力として部分積加算器2は複数の部分積を発生させる。続いて、部分積加算器2は発生させた複数の部分積をトリー加算器を用いて加算し、部分和と部分桁上げを算出する。
【0016】図5に部分積加算器2の上位8ビットの構成(図1のAに相当)を示す。図5において、31〜49は部分積発生器であり、乗数に対して2ビットごとに部分積を発生させる。50〜59は全加算器であり、複数の部分積の加算を行う。S(i)、C(i)はそれぞれ算出した部分和、部分桁上げである。図に示すように、部分積加算器2は隣合う2つの部分積のうち上位の部分積が下位の部分積のビット位置より2ビット左シフトした形で部分積を加算するため、全加算器の桁上げが1ビット上位の全加算器に入力されているのにかかわらず、部分積、部分桁上げは上位ビットから順に確定する。そこで、桁上げ伝搬先見回路9は部分和、部分桁上げの算出と並行して、部分和、部分桁上げのうち信号が速く確定する上位ビットについて下位ビットからの桁上げの最上位ビットへの伝搬を先見する。図6に桁上げ伝搬先見回路の構成を示す。図において、S(i)、C(i)はそれぞれ部分和、部分桁上げであり、GPは下位ビットからの桁上げの最上位ビットへの伝搬を示す信号である。図に示すように、信号が速く確定する上位ビットから下位ビットへと論理を構成することにより、部分和、部分桁上げの算出と並行してGPの算出を行う。
【0017】加算器3、4は部分和、部分桁上げの加算を行い積を算出するが、第1の加算器3は部分和、部分桁上げのうち信号が速く確定する上位ビットの加算を行い、第2の加算器4は残りの下位ビットの加算を行う。部分和、部分桁上げの加算後の積は従来と同様に図4に示すように最上位ビットが小数点以上2ビットであるフォーマットになる。最上位ビット検出回路10は部分積加算器2の出力の最上位ビットと桁上げ伝搬先見回路9の出力と加算器4の上位ビットへの桁上げを入力として最上位ビットの値を検出する。図7に最上位ビット検出回路の構成を示す。正規化回路5は最上位ビットが1である場合、積の正規化処理を行う。
【0018】指数部の処理では従来と同様に次に示す処理を行う。加算器6は乗数、被乗数の加算を行い積を算出する。仮数部の最上位ビット検出回路10により算出した最上位ビットが1である場合、積の正規化処理を行う。例外処理検出回路8は加算器6の加算によるオーバーフロー及びアンダーフローの検出、または仮数部の最上位ビット検出回路10により算出した最上位ビットにより発生する正規化によるオーバーフロー及びアンダーフローの検出を行う。符号の処理は従来と同様に乗数、被乗数の符号より算出する。
【0019】以上のように本実施例によれば、部分積加算器2による部分和、部分桁上げの算出と並行して桁上げ伝搬先見回路9が部分和、部分桁上げのうち信号が速く確定する上位ビットについて最上位ビットへの桁上げの伝搬を先見し、最上位ビット検出回路10が下位ビットからの桁上げにより最上位ビットの値を検出するため、最上位ビットの値の算出に必要な論理段数を軽減できる。
【0020】これにより、部分和、部分桁上げの加算後に発生するオーバーフロー及びアンダーフロー等の例外処理の検出を高速化することとなる。
【0021】なお、本実施例で設けた桁上げ伝搬先見回路9は部分和、部分桁上げのうち信号が速く確定する上位ビットについてのみ最上位ビットへの桁上げの伝搬を先見する回路であり、残りの下位ビットについては加算器4により積の算出と平行して桁上げの伝搬を行うため、回路規模の増大を抑えることができる。
【0022】
【発明の効果】以上のように本発明は、部分和、部分桁上げの算出と並行して上位ビットについて最上位ビットへの桁上げの伝搬を先見する桁上げ伝搬先見回路と、下位からの桁上げにより最上位ビットの値を検出する最上位ビット検出回路を設けることにより、最上位ビットの値の算出に必要な論理段数を軽減でき、部分和、部分桁上げの加算後に発生するオーバーフロー及びアンダーフロー等の例外処理の検出を高速化することができる。




 

 


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