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発明の名称 映像信号処理装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平7−28987
公開日 平成7年(1995)1月31日
出願番号 特願平5−174067
出願日 平成5年(1993)7月14日
代理人 【弁理士】
【氏名又は名称】小鍜治 明 (外2名)
発明者 中井 誠治 / 久保田 正 / 西尾 歳朗 / 鈴木 秀和 / 瀬藤 幸児
要約 目的
ディジタル映像信号に対してDCT演算などの映像符号化処理を複数のプロセッサによって並列処理する際に、フレームデータを格納するメモリを複数のプロセッサで共有してもメモリバスのボトルネックを解消し、実時間処理を可能にする。

構成
フレームデータの格納に新たな機能をもつデュアルポートDRAM120を用い、ランダムアクセスを必要とする動き補償処理用プロセッサ110、111はランダムアクセスポートに接続し、ブロックアクセスを必要とするDCT演算用プロセッサ、動き検出処理用プロセッサ112、113はフレームデータの横/縦/ジグザグ方向のアクセスが可能な複数のシリアルアクセスポートに接続して映像符号化処理を行なう。
特許請求の範囲
【請求項1】複数個のシリアル出力ポートと複数個のシリアル入力ポートとランダム入出力ポートをもつデュアルポートDRAMと、前記シリアル出力ポートに接続する入力バスと前記シリアル入力ポートに接続する出力バスをもち、かつ入力バスに入力された映像信号に映像信号処理を行ない出力バスに出力する複数個の第1プロセッサと、前記ランダム入出力ポートに接続する入出力バスをもち、かつ前記入出力バスに入力された映像信号に映像信号処理を行ない入出力バスに出力する複数個の第2プロセッサとを備えたことを特徴とする映像信号処理装置。
【請求項2】デュアルポートDRAMは、M個のワード線とN個のデータ線と前記ワード線とデータ線の交点に格子状に配置されるM×N個のメモリセルからなるメモリセルアレイと、外部端子から供給されるメモリアドレスをデコードして1個のワード線を選択するランダムアクセス用ロウアドレスデコーダと、1個のデータ線を選択するカラムアドレスデコーダと、メモリアドレスで選択されたメモリセルの記憶データを入出力するランダム入出力ポートと、外部端子から供給される制御信号により計数を制御してロウアドレスを出力するロウアドレスカウンタと、前記ロウアドレスカウンタの出力するロウアドレスをデコードしてワード線を順次に選択するシリアルアクセス用ロウアドレスデコーダと、前記シリアルアクセス用ロウアドレスデコーダにより順次に選択されるm(m<M)個のワード線上のn(<N)ビットの前記メモリセルの記憶データをそれぞれパラレル入出力し、シリアル入出力するm個のnビットシフトレジスタと、前記m個のシフトレジスタのシリアル出力を選択し出力する出力セレクタ回路と、前記出力セレクタ回路の出力を外部に出力するシリアル出力ポートと、外部からデータが入力されるシリアル入力ポートと、前記シリアル入力ポートからの入力を前記m個のシフトレジスタのシリアル入力に振り分ける入力セレクタ回路とからなる複数個のシリアル入出力回路と、外部端子から供給されるモード信号により外部端子から供給されるクロック信号の出力を制御して前記m個のシフトレジスタにシリアルクロックを出力するクロック制御回路と、前記モード信号により前記クロック信号単位に信号を発生して前記出力セレクタ回路と前記入力セレクタ回路に選択信号を出力するシフトレジスタ選択回路とを備えたことを特徴とする請求項1記載の映像信号処理装置。
【請求項3】前記デュアルポートDRAMに、複数個のシリアル出力ポートのデータを時分割多重して多重化シリアル出力ポートに出力する第1の多重制御回路と、多重化シリアル入力ポートに入力されるデータを時分割多重分離して複数個のシリアル入力ポートに振り分ける第1の分離制御回路と、前記多重化シリアル出力ポートに接続し、かつ前記多重化シリアル出力ポートから入力されるデータを時分割多重分離して出力する第2の分離制御回路と、前記多重化シリアル入力ポートに接続し、かつ入力されるデータを時分割多重して前記多重化シリアル入力ポートに出力する第2の多重制御回路をさらに設け、前記第1の複数のプロセッサは、前記第2の分離制御回路の出力に接続する入力バスと前記第2の多重制御回路に接続する出力バスをもち、かつ入力バスに入力された映像信号に映像信号処理を行ない出力バスに出力するようにしたことを特徴とする請求項2記載の映像信号処理装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、ディジタル映像信号に対してDCT演算などの映像符号化処理を複数のプロセッサによって並列処理する際に、映像信号を格納するメモリとしてランダムアクセスポートとシリアルアクセスポートを併せもつデュアルポートDRAMを用いた映像信号処理装置に関するものである。
【0002】
【従来の技術】従来の映像信号処理装置において、DCT演算や動き補償処理などの映像符号化処理を実時間で実行するために、処理を複数のプロセッサに分散させる手法がある。このとき、映像信号のフレームデータを格納するフレームメモリの構成としては、同一のメモリを複数のプロセッサに接続する共有メモリ構成をとることが多い。なぜならば、プロセッサごとに別々のメモリを接続する分散メモリ構成を用いた場合には、各メモリが同一フレームのデータのすべてまたは分割した境界付近のデータを重複して格納する必要があり、ハードウェア量が増大するためである。また、フレームメモリの種類としては通常DRAMが用いられる。なぜなら、映像符号化処理では、動き補償処理などフレームメモリ上の任意のブロックデータをアクセスできるように、メモリに対してランダムアクセスする必要性が高いためである。
【0003】以下、図面を参照しながら、上述した映像信号処理装置の一例について説明する。
【0004】図9は、従来の映像信号処理装置の構成を示すものである。図9において、910と911は映像符号化処理を行なうプロセッサ、920はDRAMである。プロセッサ910と911はそれぞれ共通のアドレスバス930とデータバス931によってDRAM920に接続される。ここでDRAM920は、データバスがkビットの場合には、(×1)ビット構成のDRAMがk個で構成される。
【0005】以上のように構成された映像信号処理装置について、以下その動作について説明する。プロセッサ910は、映像符号化処理を実行する際にDRAMに格納されたフレームデータをアクセスするために、アドレスバス930に必要なメモリアドレスを出力し、データバス931を通してデータのリード/ライトを行なう。このときプロセッサ910は、他のプロセッサ911がアドレスバス930とデータバス931を用いて、データのリード/ライトを行なっていないことをメモリバス占有信号932によって確認した上で、メモリバス占有要求を出してメモリアクセスを行なう。プロセッサ911の動作についても同様である。
【0006】
【発明が解決しようとする課題】しかしながら上記の構成では、映像符号化処理内容の複雑化に対応してプロセッサの個数を増やそうとすれば、複数のプロセッサが同時にバス占有要求を出す確率が高くなるため、一方のプロセッサが他方のメモリアクセスが終了するまで処理を待たされることとなり、並列処理構成が映像符号化の実時間処理のために活かしきれないという問題点を有する。
【0007】本発明は、上記課題に鑑み、DCT演算や動き検出処理ではフレームデータのうちのある範囲のブロックデータを横/縦/ジグザグ方向にアクセスできればランダムアクセスの必要性がないことに着目して、フレームデータの格納にデュアルポートDRAMを用い、ランダムアクセスを必要とする動き補償処理用などのプロセッサは、デュアルポートDRAMのランダムアクセスポートに接続し、DCT演算用や動き検出処理用などのプロセッサは、デュアルポートDRAMの複数個のシリアルポートに接続して映像符号化処理を行なう映像信号処理装置、および、複数個のシリアルポートがそれぞれブロックデータを横/縦/ジグザグ方向にアクセスできるという新たな機能をもつデュアルポートDRAMを提供するものである。
【0008】
【課題を解決するための手段】上記課題を解決するために本発明の映像信号処理装置は、複数個のシリアル出力ポートと複数個のシリアル入力ポートとランダム入出力ポートをもつデュアルポートDRAMと、前記シリアル出力ポートに接続する入力バスと前記シリアル入力ポートに接続する出力バスをもち、かつ入力バスに入力された映像信号に映像信号処理を行ない出力バスに出力する複数個の第1プロセッサと、前記ランダム入出力ポートに接続する入出力バスをもち、かつ前記入出力バスに入力された映像信号に映像信号処理を行ない入出力バスに出力する複数個の第2プロセッサとを備えたことを特徴とするものである。
【0009】デュアルポートDRAMは、M個のワード線とN個のデータ線と前記ワード線とデータ線の交点に格子状に配置されるM×N個のメモリセルからなるメモリセルアレイと、外部端子から供給されるメモリアドレスをデコードして1個のワード線を選択するランダムアクセス用ロウアドレスデコーダと、1個のデータ線を選択するカラムアドレスデコーダと、メモリアドレスで選択されたメモリセルの記憶データを入出力するランダム入出力ポートと、外部端子から供給される制御信号により計数を制御してロウアドレスを出力するロウアドレスカウンタと、前記ロウアドレスカウンタの出力するロウアドレスをデコードしてワード線を順次に選択するシリアルアクセス用ロウアドレスデコーダと、前記シリアルアクセス用ロウアドレスデコーダにより順次に選択されるm(m<M)個のワード線上のn(<N)ビットの前記メモリセルの記憶データをそれぞれパラレル入出力し、シリアル入出力するm個のnビットシフトレジスタと、前記m個のシフトレジスタのシリアル出力を選択し出力する出力セレクタ回路と、前記出力セレクタ回路の出力を外部に出力するシリアル出力ポートと、外部からデータが入力されるシリアル入力ポートと、前記シリアル入力ポートからの入力を前記m個のシフトレジスタのシリアル入力に振り分ける入力セレクタ回路とからなる複数個のシリアル入出力回路と、外部端子から供給されるモード信号により外部端子から供給されるクロック信号の出力を制御して前記m個のシフトレジスタにシリアルクロックを出力するクロック制御回路と、前記モード信号により前記クロック信号単位に信号を発生して前記出力セレクタ回路と前記入力セレクタ回路に選択信号を出力するシフトレジスタ選択回路とを備えて構成される。
【0010】また、前記デュアルポートDRAMに、複数個のシリアル出力ポートのデータを時分割多重して多重化シリアル出力ポートに出力する第1の多重制御回路と、多重化シリアル入力ポートに入力されるデータを時分割多重分離して複数個のシリアル入力ポートに振り分ける第1の分離制御回路と、前記多重化シリアル出力ポートに接続し、かつ前記多重化シリアル出力ポートから入力されるデータを時分割多重分離して出力する第2の分離制御回路と、前記多重化シリアル入力ポートに接続し、かつ入力されるデータを時分割多重して前記多重化シリアル入力ポートに出力する第2の多重制御回路をさらに設け、前記第1の複数のプロセッサは、前記第2の分離制御回路の出力に接続する入力バスと前記第2の多重制御回路に接続する出力バスをもち、かつ入力バスに入力された映像信号に映像信号処理を行ない出力バスに出力するようにしてもよい。
【0011】
【作用】本発明は上記した構成によって、複数個のプロセッサが共有するフレームメモリの接続先を、映像符号化処理の内容にしたがって、デュアルポートDRAMのランダムアクセスポートとシリアルアクセスポートとに分担したことでメモリバス占有要求の衝突を回避でき、並列処理による映像符号化の実時間処理を実現することができる。
【0012】
【実施例】以下、本発明の第1の実施例における映像信号処理装置について、図面を参照しながら説明する。本実施例は、映像符号化処理を並列に行なう複数個のプロセッサがフレームデータを格納するメモリを共有しても実時間処理を可能とすることを目的とする。
【0013】図1は本発明の第1の実施例における映像信号処理装置の構成を示すものである。図1において、110と111は動き補償処理などの映像符号化処理を行なうプロセッサ、112と113はDCT演算や動き検出処理などの映像符号化処理を行なうプロセッサ、120はデュアルポートDRAMである。プロセッサ110と111はそれぞれ共通のアドレスバス130とデータバス131によってデュアルポートDRAM120のランダムアクセスポートに接続される。プロセッサ112の入力バス151と出力バス152は、デュアルポートDRAM120のシリアル出力ポート141とシリアル入力ポート142にそれぞれ接続される。プロセッサ113の入力バス153と出力バス154は、デュアルポートDRAM120のシリアル出力ポート143とシリアル入力ポート144にそれぞれ接続される。ここでデュアルポートDRAM120は、データバスがkビットの場合には、(×1)ビット構成のデュアルポートDRAMがk個で構成される。
【0014】以上のように構成された映像信号処理装置について、以下その動作について説明する。
【0015】プロセッサ110は、映像符号化処理を実行する際にデュアルポートDRAM120に格納されたフレームデータをアクセスするために、アドレスバス130に必要なメモリアドレスを出力し、データバス131を通してデータのリード/ライトを行なう。このときプロセッサ110は、他のプロセッサ111がアドレスバス130とデータバス131を用いて、データのリード/ライトを行なっていないことをメモリバス占有信号132によって確認した上で、メモリバス占有要求を出してメモリアクセスを行なう。プロセッサ111の動作についても同様である。
【0016】プロセッサ112は、入力バス151を通して入力されるデュアルポートDRAM120に格納されたフレームデータに対して映像符号化処理を実行し、処理結果を出力バス152に出力することでデュアルポートDRAM120に再度格納する。プロセッサ113の動作についても同様である。
【0017】図2はデュアルポートDRAM120の詳細な構成図である。図2において、210はM×N個のメモリセルからなるメモリセルアレイ、232はロウアドレスカウンタ、233はシリアルアクセス用ロウアドレスデコーダ、250と251と254はシリアル入出力回路、244と252と255はシリアル出力ポート、246と253と256はシリアル入力ポート、262はクロック制御回路、267はシフトレジスタ選択回路である。
【0018】以上のように構成されたデュアルポートDRAMについて、その動作を説明する。
【0019】ロウアドレスカウンタ232は、外部端子から供給されるカウンタイネーブル信号231がアクティブの間、外部端子から供給される水平同期信号230をカウントし、ロウアドレスを出力する。シリアルアクセス用ロウアドレスデコーダ233は、入力されたロウアドレスをデコードしてワード線を選択する。シリアルアクセス用ロウアドレスデコーダ233によって順次に選択されたm個(この例ではm=4)のワード線上のnビット(この例ではn=4)のメモリセルの記憶データは、それぞれ4個の4ビットシフトレジスタ240〜243にパラレル入出力される。
【0020】また、4個の4ビットシフトレジスタ240〜243は、それぞれシリアルクロックSC0,SC1,SC2,SC3によりシリアル入出力が可能で、シリアル出力側では4ビットシフトレジスタ240〜243の出力を出力選択信号SLoに従って出力セレクタ回路245で選択し、シリアル出力ポート244への出力を行なう。また、シリアル入力側ではシリアル入力ポート246からの入力を入力選択信号SLiに従って、入力セレクタ回路247で4ビットシフトレジスタ240〜243に振り分けを行なう。ここで、シリアルクロックSC0,SC1,SC2,SC3は、クロック制御回路262において、外部端子から供給されるモード信号261に従って外部端子から供給されるクロック信号260にゲートをかけて出力される信号であり、出力選択信号SLoと入力選択信号SLiは、シフトレジスタ選択回路267において、モード信号に従ってクロック信号単位に発生される信号である。
【0021】図3〜図6は、シリアル入出力回路250の出力動作タイミングを説明する図である。SC0〜SC3はシリアルクロックである。SLoは出力選択信号で、同図中0〜3はそれぞれ4ビットシフトレジスタ240〜243を選択することを示す。SOP0はシリアル出力ポート244に出力されるデータである。
【0022】シリアル入出力回路250の動作は、モード信号261によって4種類に切替えられる。4種類のモードは、4×4のブロックデータをシリアルに出力する順序を変えることができ、図3に示す横方向出力、図4に示す縦方向出力、図5と図6に示すジグザグ方向出力が可能である。
【0023】以上のように本実施例の映像信号処理装置は、複数個のシリアル出力ポートと複数個のシリアル入力ポートとランダム入出力ポートをもつデュアルポートDRAM(ダイナミックランダムアクセスメモリ)と、シリアル出力ポートに接続する入力バスとシリアル入力ポートに接続する出力バスをもち、かつ入力バスに入力された映像信号に映像信号処理を行ない出力バスに出力する複数個のプロセッサと、ランダム入出力ポートに接続する入出力バスをもち、かつ入出力バスに入力された映像信号に映像信号処理を行ない入出力バスに出力する複数個のプロセッサとを備えており、また映像信号処理装置を構成する上記デュアルポートDRAMは、M個のワード線とN個のデータ線とワード線とデータ線の交点に格子状に配置されるM×N個のメモリセルからなるメモリセルアレイと、外部端子から供給されるメモリアドレスをデコードして1個のワード線を選択するランダムアクセス用ロウアドレスデコーダと、1個のデータ線を選択するカラムアドレスデコーダと、メモリアドレスで選択された前記メモリセルの記憶データを入出力するランダム入出力ポートと、外部端子から供給される制御信号により計数を制御してロウアドレスを出力するロウアドレスカウンタと、前記ロウアドレスカウンタの出力するロウアドレスをデコードしてワード線を順次に選択するシリアルアクセス用ロウアドレスデコーダと、複数個のシリアル入出力回路と、外部端子から供給されるモード信号により外部端子から供給されるクロック信号の出力を制御して前記m個のシフトレジスタにシリアルクロックを出力するクロック制御回路と、モード信号によりクロック信号単位に信号を発生して前記出力セレクタ回路および入力セレクタ回路に選択信号を出力するシフトレジスタ選択回路とを備え、前記複数個のシリアル入出力回路は、前記シリアルアクセス用ロウアドレスデコーダにより順次に選択されるm(m<M)個のワード線上のn(<N)ビットの前記メモリセルの記憶データをそれぞれパラレル入出力しシリアル入出力するm個のnビットシフトレジスタと、m個前記のシフトレジスタのシリアル出力を選択し出力する出力セレクタ回路と、前記出力セレクタ回路の出力を外部に出力するシリアル出力ポートと、外部からデータが入力されるシリアル入力ポートと、前記シリアル入力ポートからの入力をm個のシフトレジスタのシリアル入力に振り分ける入力セレクタ回路とから構成することにより、横/縦/ジグザグのシリアルアクセス可能なデュアルポートメモリを共有することで複数個のプロセッサによる並列処理を可能にするとともに、メモリ数の削減およびメモリ制御回路の簡略化を図ることができる。
【0024】以下、本発明の第2の実施例における映像信号処理装置について、図面を参照しながら説明する。本実施例は、複数個のプロセッサとデュアルポートDRAMを接続するシリアルアクセスポート数を削減してハードウェア規模を削減することを目的とする。
【0025】図7は本発明の第2の実施例における映像信号処理装置の構成を示すものである。図7において、710と711は動き補償処理などの映像符号化処理を行なうプロセッサ、712と713はDCT演算や動き検出処理などの映像符号化処理を行なうプロセッサ、720はデュアルポートDRAMである。プロセッサ710と711はそれぞれ共通のアドレスバス730とデータバス731によってデュアルポートDRAM720のランダムアクセスポートに接続される。以上の構成は図1の構成と同様のものである。図1の構成と異なるのは、プロセッサ712の出力バス752とプロセッサ713の出力バス754のデータを時分割多重してデュアルポートDRAM720の多重化シリアル入力ポートに出力する多重制御回路756と、デュアルポートDRAM720の多重化シリアル出力ポートから入力された時分割多重データを分離してプロセッサ712の入力バス751とプロセッサ713の入力バス753に振り分ける分離制御回路755を新たに設けた点である。
【0026】図8は本発明の第2の実施例におけるデュアルポートDRAMのシリアルアクセスポートの構成を示すものである。図8において、(a)に示した810は多重制御回路、(b)に示した811は分離制御回路である。図2の構成と異なるのは、複数個(この例ではi個)のシリアル出力ポートに出力されるデータを時分割多重して多重化シリアル出力ポート820に出力する多重制御回路と、多重化シリアル入力ポートから入力された時分割多重データを分離して複数個の(この例ではi個)シリアル入力ポートに振り分ける分離制御回路811を新たに設けた点である。このような構成とすることにより、複数個のプロセッサとデュアルポートDRAMを接続するシリアルアクセスポート数が削減され、ハードウェア規模の削減が可能となる。
【0027】以上のように本実施例によれば、デュアルポートDRAMに複数個のシリアル出力ポートのデータを時分割多重して多重化シリアル出力ポートに出力する第1の多重制御回路と、多重化シリアル入力ポートに入力されるデータを時分割多重分離して複数個のシリアル入力ポートに振り分ける第1の分離制御回路と、多重化シリアル出力ポートに接続し、多重化シリアル出力ポートから入力されるデータを時分割多重分離して出力する第2の分離制御回路と、多重化シリアル入力ポートに接続し、入力されるデータを時分割多重して多重化シリアル入力ポートに出力する第2の多重制御回路と、第2の分離制御回路の出力に接続する入力バスと第2の多重制御回路に接続する出力バスをもち、かつ入力バスに入力された映像信号に映像信号処理を行ない出力バスに出力する複数個のプロセッサと、前記デュアルポートDRAMのランダム入出力ポートに接続する入出力バスをもち、かつ入出力バスに入力された映像信号に映像信号処理を行ない入出力バスに出力する複数個のプロセッサを備えたことにより、シリアルアクセスポート数が削減でき、ピン数を削減できることから、複数個のプロセッサを多重制御回路と分離制御回路を含めて1チップLSI化を図ることができる。
【0028】なお、第1と第2の実施例では、メモリセルアレイの4ビットに対して4個のシフトレジスタで構成したシリアル入出力回路1個を接続した例を示したが、同一のデータ線に1個以上のシリアル入出力回路を接続できることは明白である。この場合、一方のシリアル入出力回路がメモリセルとのパラレル入出力を行なっている間に、もう一方のシリアル入出力回路がシリアルアクセスを行なうことで、より無駄時間を少なくでき、映像符号化の実時間処理の実現性をより高くすることができる。
【0029】
【発明の効果】以上のように本発明の映像信号処理装置は、複数個のシリアル出力ポートと複数個のシリアル入力ポートとランダム入出力ポートをもつデュアルポートDRAM(ダイナミックランダムアクセスメモリ)と、シリアル出力ポートに接続する入力バスとシリアル入力ポートに接続する出力バスをもち、かつ入力バスに入力された映像信号に映像信号処理を行ない出力バスに出力する複数個の第1プロセッサと、ランダム入出力ポートに接続する入出力バスをもち、かつ入出力バスに入力された映像信号に映像信号処理を行ない入出力バスに出力する複数個の第2プロセッサとを備え、さらにはデュアルポートDRAMを、M個のワード線とN個のデータ線とワード線とデータ線の交点に格子状に配置されるM×N個のメモリセルからなるメモリセルアレイと、外部端子から供給されるメモリアドレスをデコードして1個のワード線を選択するランダムアクセス用ロウアドレスデコーダと、1個のデータ線を選択するカラムアドレスデコーダと、メモリアドレスで選択されたメモリセルの記憶データを入出力するランダム入出力ポートと、外部端子から供給される制御信号により計数を制御してロウアドレスを出力するロウアドレスカウンタと、ロウアドレスカウンタの出力するロウアドレスをデコードしてワード線を順次に選択するシリアルアクセス用ロウアドレスデコーダと、シリアルアクセス用ロウアドレスデコーダにより順次に選択されるm(m<M)個のワード線上のn(<N)ビットのメモリセルの記憶データをそれぞれパラレル入出力し、シリアル入出力するm個のnビットシフトレジスタと、m個のシフトレジスタのシリアル出力を選択し出力する出力セレクタ回路と、出力セレクタ回路の出力を外部に出力するシリアル出力ポートと、外部からデータが入力されるシリアル入力ポートと、シリアル入力ポートからの入力をm個のシフトレジスタのシリアル入力に振り分ける入力セレクタ回路とをもつ複数個のシリアル入出力回路と、外部端子から供給されるモード信号により外部端子から供給されるクロック信号の出力を制御してm個のシフトレジスタにシリアルクロックを出力するクロック制御回路と、モード信号によりクロック信号単位に信号を発生して出力セレクタ回路と入力セレクタ回路に選択信号を出力するシフトレジスタ選択回路とを備えたことにより、横/縦/ジグザグのシリアルアクセス可能なデュアルポートメモリを共有することで複数個のプロセッサによる並列処理を可能にするとともに、メモリ数の削減およびメモリ制御回路の簡略化を図ることができ、さらに複数個のプロセッサの1チップLSIを図ることができる。
【0030】さらに、デュアルポートDRAMに、複数個のシリアル出力ポートのデータを時分割多重して多重化シリアル出力ポートに出力する第1の多重制御回路と、多重化シリアル入力ポートに入力されるデータを時分割多重分離して複数個のシリアル入力ポートに振り分ける第1の分離制御回路と、多重化シリアル出力ポートに接続し、かつ多重化シリアル出力ポートから入力されるデータを時分割多重分離して出力する第2の分離制御回路と、多重化シリアル入力ポートに接続し、かつ入力されるデータを時分割多重して多重化シリアル入力ポートに出力する第2の多重制御回路とをさらに設け、複数の第1プロセッサは、第2の分離制御回路の出力に接続する入力バスと第2の多重制御回路に接続する出力バスをもち、かつ入力バスに入力された映像信号に映像信号処理を行ない出力バスに出力するようにすることにより、シリアルアクセスポート数が削減でき、ピン数を削減できることから、複数個のプロセッサを多重制御回路と分離制御回路を含めて1チップLSI化を図ることができる。




 

 


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