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発明の名称 論理回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−260928
公開日 平成6年(1994)9月16日
出願番号 特願平5−47723
出願日 平成5年(1993)3月9日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 パラシオス・アルベルト / 内山 邦男 / 花輪 誠
要約 目的
少ないトランジスタ数で肯定及び否定の出力を供給し、少面積、低消費電力の論理回路を提供すること。

構成
クロックφがの時、Q20及びQ23がオンとなって出力Y及びその否定の出力(Yの否定)がになる。同時にQ1及びQ3がオフになってVDDの電源が切断される。クロックφがの時、Q20及びQ23がオフになって出力Y及びその否定の出力がから解除され、Q1及びQ3がオンになってVDDの電源が流れ、回路100で実現された論理関数fの評価が開始され、fが真の時、否定論理素子の出力端子Yがになり、Q21がオンになってYの否定の出力をにする。fが偽の時、逆に出力端子Yがにり、Yの否定の出力がになる。
特許請求の範囲
【請求項1】第1動作電位点(VDD)と第1の出力端子( ̄Y)との間にソース・ドレイン経路が接続され、ゲートにクロック信号(φ)が供給される第1のpチャネルMOSトランジスタ(Q1)と、上記第1動作電位点(VDD)にソースが接続され、上記第1の出力端子( ̄Y)にゲートが接続された第2のpチャネルMOSトランジスタ(Q2)と、上記第2のpチャネルMOSトランジスタ(Q2)のドレインにソースが接続され、上記クロック信号(φ)がゲートに供給され、第2の出力端子(Y)にドレインが接続された第3のpチャネルMOSトランジスタ(Q3)と、上記クロック信号(φ)がゲートに供給され、上記第1の出力端子( ̄Y)と第2動作電位点(GND)との間にドレイン・ソース経路が接続された第1のnチャネルMOSトランジスタ(Q20)と、上記第2の出力端子(Y)にゲートが接続され、上記第1の出力端子( ̄Y)と上記第2動作電位点(GND)との間にドレイン・ソース経路が接続された第2のnチャネルMOSトランジスタ(Q21)と、上記第1の出力端子( ̄Y)にゲートが接続され、上記第2の出力端子(Y)と上記第2動作電位点(GND)との間にドレイン・ソース経路が接続された第3のnチャネルMOSトランジスタ(Q22)と、上記クロック信号(φ)がゲートに供給され、上記第2の出力端子(Y)と上記第2動作電位点(GND)との間にドレイン・ソース経路が接続された第4のnチャネルMOSトランジスタ(Q23)と、複数の入力信号(I)が印加され、上記第1の出力端子( ̄Y)と上記第2動作電位点(GND)との間に接続された回路(100)とを具備してなることを特徴とする論理回路。
【請求項2】上記回路(100)は、複数の入力信号(X1、X2)がそれぞれそのゲートに印加され、そのドレイン・ソース経路が記第1の出力端子( ̄Y)と上記第2動作電位点(GND)との間に直列接続された複数のnチャネルMOSトランジスタ(Q40、Q41)により構成されてなることを特徴とする請求項1に記載の論理回路。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は論理回路に関し、特に、半導体集積回路の設計や自己同期システム(self-timed systems)の処理部の実現等に用いられる論理回路に関する。
【0002】
【従来の技術】CMOS論理回路の遅延やpチャネルMOSが占める面積やpチャネルMOSとnチャネルMOSの接続の配線等の問題に対して、技術論文R.H.Krambeck etal.,"High-Speed Compact Circuits with CMOS,"IEEE Journal of Solid-StateCircuits, Vol.SC-17, No.3, pp.614-619, June 1982には、図2に示す如き、Domino CMOSという論理回路が提案されている。図2の論理回路100は、論理関数fを実現する回路である。しかし、肯定入力しか扱わないや、否定論理素子の実現ができない等の問題がある。この問題を解決するために、技術論文L.G.Heller et al., "Cascode VoltageSwitch Logic -A Differential Logic Family," 31st. Int. Solid-State Circuits Conf. Digest of Technical papers pp.16-17, 1984に、図3に示す如き、DCVSL論理回路が提案された。この論理回路が特にnチャネルMOSトランジスタを用いているため低消費電力であり、スイッチング速度の速い論理である。しかし、論理関数fの双対関数及び入力Iの否定値が必要とする。これらの制限を無くすために、技術論文C.K.Erdelyi,W.R.Griffin and R.D.Kilmoyer, "Cascode Voltage Switch Logic Design," VLSI DESIGN, pp.78-86, Oct.1984に、図4に示す如き、SCVSL論理回路が提案された。しかし、これらの回路を実現するためにfを実現する回路100の規模に制限がある。この制限を無くすために、技術論文T.A.Grotjohn and B.Hoefflinger, "Sample-Set Differential Logic for Complex High-Speed VLSI," IEEE Journal ofSolid-State Circuits, Vol.SC-21, No.2, pp.367-369, April 1986に、図5に示す如き、SSDL論理回路が提案されている。この論理回路は、DominoCMOS及び(D/S)CVSLより速いし、fを実現する回路100の規模に制限が無い。しかし、この論理回路はクロックφがの時に電力を消費し、出力に2個の否定素子(インバータ)300、400が必要するため遅延が大きくて、fの双対関数及び入力Iの否定値が必要とするため面積が大きい。尚、Domino CMOSの欠点を無くすために、技術論文J.A.Pretorius,A.S.Shubat and C.A.Salama, "Latched Domino CMOS Logic," IEEE Journal ofSolid-State Circuits, Vol.SC-21, No.4, pp.514-522, Aug. 1986に、図6に示す如き、LDCL論理回路が提案されている。この論理回路はDominoCMOS及びDCVSLよりその接続の配線が容易であり、スイッチング速度が速いが、fを実現する回路100の入力Iはクロックφがの時に安定でなければならないし、信頼のできる動作が図6のトランジスタQ16、Q4、Q33及びQ34の設計に依存する。一方、クロックφがの時に電力を消費しなくて、小さい遅延をもち、設計に制限の少ない論理が技術論文Shih-Lien Lu、 "Implementation of IterativeNetworks with CMOS Differential Logic、" IEEE Journal of Solid-State Circuits、 Vol.23、 No.4、 pp.1013-1017、 Aug. 1988に図7のECDL論理回路が示されている。しかし、この論理回路はDCVSL及びSSDLと共通の問題点をもつ。この論理回路もfの双対関数及び入力Iの否定値が必要とする。
【0003】
【発明が解決しようとする課題】上記の従来の技術の議論から解かるように、論理関数fの双対関数及び入力Iの否定値が必要としなくて、論理関数fの評価が行われていない間に電力を消費しなくて、小規模で小さい遅延をもち、設計に制限の少ない論理が望ましい。本発明の目的は、このような特徴をもつ論理回路を提供することである。
【0004】
【課題を解決するための手段】論理関数fを実現する回路100がpチャネルMOSトランジスタで実現することができるが、以下の議論は前記回路100がnチャネルMOSトランジスタで実現されている時の説明に対応している。上記の目的を達成するため、本発明の基本的な実施形態による論理回路(図1参照)は、まず論理関数fを実現する回路100を用意する。この回路がfの変数として入力されるIの入力の他は2個の端子をもち、前記端子の一つがグラウンド(GND)に接続されているとし、もう一つ前記端子をfの出力とし、この端子がfが真の時グラウンドに接続され、fが偽の時フロティング状態であるとする。3個のpチャネルMOSトランジスタQ1、Q2とQ3及び4個のnチャネルMOSトランジスタQ20、Q21、Q22とQ23を用いる。前記Q1及びQ2のソース端子を電源(VDD)に接続する。前記Q20とQ21とQ22とQ23のソース端子を一緒にグランドに接続する。前記Q1とQ3とQ20とQ23のゲート端子をクロック入力φに接続する。前記Q3のドレイン端子とQ21のゲート端子とQ22とQ23のドレイン端子を一緒に接続して、この接続点を出力Yとする。前記Q1のドレイン端子とQ2のゲート端子とQ21のドレイン端子とQ22のゲート端子とQ20のドレイン端子とfの出力端子を一緒に接続して、この接続点を出力Yの否定値をもつ出力とする。前記Q2のドレイン端子はQ3のソース端子に接続する。前記のクロック入力φ一本と論理関数の入力I及びYとその否定値を出す2本の出力をもち、この構成を図1に示す本発明の一つの実施例であり、論理関数fの回路100の他に7個のトランジスタQ1〜Q3、Q20〜Q23で構成することができ、出力Yの否定値も供給し、fの評価が行われていない間に電力を消費しなくて、小さい遅延をもち、設計に制限の少ない論理を用いることによって上記の目的が達成される。
【0005】
【作用】上記の構成を図示する図1を用いて、本発明の作用を以下に説明する。クロックφがである時、Q20及びQ23がオンとなって出力Y及びその否定の値をもつ出力(否定のY)がになる。これと同時にQ1及びQ3がオフになってVDDの電源を切断して消費電力が停止される。前記クロックφがの時、Q20及びQ23がオフになることによって前記出力Y及びその否定の値をもつ出力がから解除される。これと同時にQ1及びQ3がオンになってVDDの電源から電流が流れる。これと共に、回路100で実現された論理関数fの評価が開始される。fが真の時、Q22とQ2とQ3からなる否定素子の入力端子がになって前記否定論理素子の出力端子Yがになる。これによって、Q21がオンになってYの否定の出力をにする。fが偽の時、Q1がオンになった時前記否定素子の入力がとなり、前記否定論理素子の出力端子Yがになる。これによって、Q21がオフになってYの否定の出力をになる。
【0006】
【実施例】本発明の一つの実施例を図8に示す。この図8に、図1の構成に基づいて論理関数fがX1、X2の2変数のアンドを実現する時の例が示されている。図8のX1及びX2の値に関係せずにクロックφが「1」の時、Q20及びQ23がオンとなって出力Y及びその否定の出力(Yの否定)が「0」になる。また、この時にQ1及びQ3がオフになるため、VDDの電源が切断される。クロックφがの時、Q20及びQ23がオフになって出力Y及びその否定の出力がから解除される。この時、Q1及びQ3がオンになるため、VDDの電源が図8の回路に供給される。この場合、X1かつX2が「1」の時は、Q40及びQ41がオンになって、Q22とQ2とQ3からなる否定素子の入力端子が「0」になり、否定論理素子の出力端子Yが「1」になる。Yが「1」になると、Q21がオンになってYの否定の出力が「0」になる。X1とX2の値が異なる時は、Q40もしくはQ41がオフになる。この時、Q1がオンであるため、前記否定素子の入力が「1」となり、その出力端子Yが「0」になる。このため、Q21がオフになってYの否定の出力を「1」になる。
【0007】以上の説明で明らかなように、図8の構成はアンドの双対関数及び入力X1とX2Iの否定値が必要としない。また、上記に説明したようにこの回路がクロックが「1」の時、電力を消費しない。図8の構成にはアンドの関数他に3個のpチャネルMOS及び4個のnチャネルMOS、つまり7個のトランジスタで実現できるため、小規模である。また図8の構成は、1個のゲートの遅延でアンドの評価が行うことができるため、小さい遅延時間をもつことが解かる。スイッチングの速度が図8のQ2及びQ3にしか依存しないため設計に制限の少ない論理である。
【0008】
【発明の効果】本発明は、集積回路の設計や自己同期システム(self-timed systems)の処理部の実現等に用いることができる。しかも、小規模及び低消費電力の小さい遅延をもつシステムを設計することができる



 

 


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