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発明の名称 半導体装置およびその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−260607
公開日 平成6年(1994)9月16日
出願番号 特願平5−47733
出願日 平成5年(1993)3月9日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 木村 紳一郎 / 寺澤 恒男 / 吉村 俊之 / 大湯 静憲
要約 目的
本発明の目的は、CMOS構造に特有な、導電型の異なる領域を形成するためのリソグラフィ工程を簡略化するプロセスを提供し、かつ、このプロセスを使用した半導体装置を提供することにある。

構成
プロセス的には、ホトレジストマスクを通り抜けるイオン打ち込みや、ホトレジストパターンを反転する方法を用いて、1回のリソグラフィ工程だけで、導電型のことなる領域が形成できるようにする。また、この結果、デバイス的には、ウェル領域の深さが異なる基板が形成される。
特許請求の範囲
【請求項1】第1導電型の半導体基体中に該半導体基体より濃度が高い第1導電型および第2導電型の半導体領域を具備し、該第1導電型の半導体領域の下に該第2導電型の半導体領域が存在するか、もしくは、該第2導電型の半導体領域の下に該第1導電型の半導体領域が存在するかのどちらかであることを特徴とする半導体装置。
【請求項2】該第1、第2の半導体領域中に、それぞれの領域と同じ導電型で濃度の高い、第3、第4の半導体領域を具備し、該第3半導体領域の下に該第4半導体領域と導電型および濃度がほぼ等しい半導体領域が存在するか、もしくは、該第4半導体領域の下に該第3半導体領域と導電型および濃度がほぼ等しい半導体領域が存在するかのどちらかであることを特徴とする請求項1に記載の半導体装置。
【請求項3】上記半導体基体表面に形成されたゲート絶縁膜およびゲート電極を有するMOSトランジスタを具備してなることを特徴とする請求項1または請求項2に記載の半導体装置。
【請求項4】半導体基板の表面の第1の所望部分に第1の有機膜を形成する第1の工程と、該第1の有機膜をマスクにして、該第1の有機膜に被われていない半導体領域に不純物を数回にわたってイオン打ち込みする第2の工程と、該第2の工程で形成した半導体領域とは導電型の異なる領域を形成するために、上記第1の有機膜を通して不純物を数回にわたってイオン打ち込みを行う第3の工程と、上記半導体基板に熱処理を加える第4の工程と、上記半導体基板の表面の第2の所望部分に酸化膜を形成する第5の工程と、上記半導体基板の表面の上記第1の所望部分に第2の有機膜を形成して、これをマスクにして、該第2の有機膜で被われていない半導体領域に不純物をイオン打ち込みする第6の工程と、上記第6の工程でイオン打ち込みされる上記不純物と導電型の異なる領域を形成するために上記第2の有機膜を通して上記半導体基板の表面に不純物をイオン打ち込みする第7の工程と、上記第2の有機膜を除去する第8の工程と、上記半導体基板の表面にゲート酸化膜、ゲート電極、ソース・ドレイン領域、を有するMOSトランジスタを形成する第9の工程とを含むことを特徴とする半導体装置の製造方法。
【請求項5】半導体基板の表面の第1の所望部分にポジ型の第1の光感応性有機膜を形成する第1の工程と、該第1の光感応性有機膜をマスクにして、該第1の光感応性有機膜に被われていない半導体領域に不純物をイオン打ち込みする第2の工程と、しかる後、上記半導体基板の表面にネガ型の第2の光感応性有機膜を形成する第3の工程と、上記第3の工程で形成した上記第2の光感応性有機膜の表面近傍を除去して、上記第1の工程で形成した第1の光感応性有機膜の表面を露出させる第4の工程と、しかる後、上記第1と第2の光感応性有機膜の全面に光を照射して、上記第1の工程で形成したポジ型の上記第1の光感応性有機膜を感光させ、上記第1の光感応性有機膜を選択的に除去する第5の工程と、しかる後、上記半導体基板の表面に残った上記第2の光感応性有機膜をマスクとして、上記第2の工程でイオン打ち込みされる上記不純物と導電型の異なる不純物をイオン打ち込みする第6の工程とを含むことを特徴とする半導体装置の製造方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、半導体装置およびその製造方法に係り、特に製造工程を簡略化できる金属−酸化膜−半導体型の電界効果半導体装置(Metal Oxide Semiconductorfield effect transistor;以下、MOSFETと略す)およびその製造方法に関する。
【0002】
【従来の技術】MOSFETを用いた集積回路の代表例であるダイナミック・ランダムアクセス・メモリは、現在、0.8ミクロンの技術を用いて、4メガビットの量産が行われている。また、次世代の0.5ミクロン技術を使用する16メガビットも小規模ながら量産化が始まっている。今後も、微細化技術の進歩と相俟って、半導体素子が縮小され、集積度の向上が実現されるのは間違いない。ところで、MOSFETなどの半導体素子の微細化は、単に寸法の縮小だけで達成されてきたのではなく、寸法の縮小に伴って顕著になる、短チャネル効果や、パンチスルー現象などの望ましくない現象を、効果的に抑制してきた結果でもある。この際の指針となったのが、比例縮小則であり、これに従って、寸法の縮小とともに、基板濃度を増加させ、ゲート酸化膜を薄くし、かつ、ソースドレインの拡散層を浅くしてきた。今後も半導体素子、特に、MOSFETを微細化して行くためには、この指針に従わざるを得ないが、このために、MOSFETの製造工数が増加し、製造コストの増加という大きな問題を引き起こしている。
【0003】ゲート電極寸法が0.5μm以下のMOSFETでは、その断面形状は図2に示すようになっている。消費電力の増加を抑制するために、CMOS構造が採用されており、また、微細化に対応するために、特に、基板内部の不純物層が複雑に形成されている。例えば、(5)(6)は、素子分離特性を向上させるために形成される不純物層である。これらの不純物層は、基板構造がCMOSであるために、後述するように、一方の領域をホトレジストなどのマスクで被い、開口している部分にのみ不純物をイオン打ち込みし、さらに、この工程を、異なる領域を形成するためにもう1回繰り返す。このように、異なる不純物領域を形成するためのホトレジスト工程は、後述するように、ウェル形成工程、素子分離形成工程、しきい値電圧制御のためのチャネルイオン打ち込み工程、低濃度拡散層形成工程、高濃度拡散層形成工程など、CMOS構造では不可欠な工程になっている。
【0004】図3から図6を用いて、従来の半導体装置の製造工程を詳細に説明する。まず図3(a)に示したように、p型10Ω・cmの半導体基板(1)表面に、公知の熱酸化法を用いて、酸化膜(20)を20nm程度成長させる。さらに、この表面に、これも公知の気層成長法を用いて、シリコン窒化膜(21)を100nm程度堆積する。次に、図3(b)に示したように、ホトレジストマスク(22)を用いて、窒化膜(21)を所望の形状に加工して、酸化膜(20)表面を露出させる。窒化膜(21)の加工は酸化膜(20)で止まるようにする。さらに、図3(c)のように、窒化膜(21)をマスクにして、リンをイオン打ち込みする。打ち込み量は1012〜1013/cm2程度である。また、打ち込みエネルギーは60KeVとした。その後、図3(d)に示したように、表面を酸化すると、窒化膜(21)で被われた領域は酸化しないので、基板表面に選択的に酸化膜(20’)が成長する。
【0005】そして今度は、図3(e)のように、窒化膜(22)を除去して、選択的に成長した酸化膜(20’)をマスクに、ボロンをイオン打ち込みする。打ち込み量は1012〜1013/cm2である。ここでは、BF2イオンを用いて、ボロンを導入した。打ち込みエネルギーは60KeVである。
【0006】次に、図4(a)に示したように、1100℃での熱処理を行って、基板(1)に打ち込んだリン(2)とボロン(3)を熱拡散させて、深さ3μm程度のウェル領域を作る。これで、同一基板(1)内に、導電型の異なるウェル領域を形成する工程が終了する。ウェル形成では、選択酸化法を用いているので、ホトレジストのパターン形成工程は一回でよい。次に、素子分離領域の形成を行う。この工程でも、上述したような選択酸化法を使用する。図4(b)に示したように、基板(1)表面を酸化膜(20)と窒化膜(21)で被う。酸化膜と窒化膜の膜厚は、それぞれ、15nmと100nmである。この窒化膜(21)を図4(c)に示したように、ホトレジスト(22)をマスクとして、MOSFETの活性領域(MOSFETのソース・ドレインやチャネルが形成される領域)のパターンに加工する。そして、図4(d)に示したように、基板表面を1000℃程度で酸化すると、選択的に酸化が進行するために、窒化膜(21)で被われていない領域にのみ、酸化膜(4)が成長する。膜厚は400nm程度である。このままでは素子分離特性が不十分なので、酸化膜(4)と基板の界面の不純物濃度を高くし、分離特性を改善する。そこで、酸化膜(4)を通りこすイオン打ち込みを行う。このために、pウェル領域(3)を被うホトレジストマスク(22)を形成して、開口しているnウェル領域(2)にリンをイオン打ち込みする。酸化膜(4)と基板の界面に不純物層のピーク濃度位置が来るようにするために、リンを200KeVで打ち込んだ。打ち込み量は1013/cm2程度である。
【0007】次に、図5(a)に示したように、nウェル領域(2)をホトレジストマスク(22)で被い、ボロンを酸化膜(4)界面に濃度のピーク位置が存在する条件でイオン打ち込みを行う。打ち込みエネルギーは150KeV、打ち込み量は1013/cm2程度である。通常は、このイオン打ち込みの後で、MOSFETの短チャネル特性を改善するためや、しきい値電圧の調整のために、nウェル、pウェルにそれぞれマスクプロセスを用いて、適当な不純物をイオン打ち込みする。しかし、ここでは、説明を簡単にするために、この工程は省略した。これで、素子分離領域の形成が終了し、MOSFETの作成に工程が移る。そこでまず、基板(2)表面を清浄にして、活性領域の基板表面を露出させた後に、10nm程度のゲート酸化膜(7)を成長させ、さらに、図5(b)に示したように、ゲート電極(8)を形成する。ゲート電極には、リンを1020/cm3以上含んだ、多結晶シリコンを用いた。次に、MOSFETのソースとドレインとなる拡散層を形成する。このために、まず、図5(c)に示したように、ホトレジストマスク(22)を用いて、pMOSFETとなるMOSFETを露出させて、ここにBF2を20KeV、5x1013/cm2の条件でイオン打ち込みする。ここでは、いわゆる電界緩和型のMOSFET構造を用いてプロセスを説明しており、この工程は低濃度のp型拡散層(9)を形成するためにある。同様に、n型の拡散層を形成するために、nMOSFETとなるMOSFETを露出させて、リンを20KeV、5x1013/cm2の条件でイオン打ち込みする。これによって、低濃度のn型拡散層(10)が形成される(図5(d))。
【0008】次に、高濃度の拡散層を形成するが、その前に、図5(e)に示したように、ゲート電極(8)の側壁にのみ、側壁絶縁膜(11)を形成する。これは、基板全面に堆積した絶縁膜を、公知の異方性ドライエッチング法で除去することにより、自己整合的に作ることができる。
【0009】そして、図6(a)に示したように、再びpMOSFETとなる領域を露出させて、BF2を30KeV、5x1015/cm2の条件でイオン打ち込みする。ゲート電極(8)の側壁には側壁絶縁膜(11)があるので、低濃度拡散層(9)と高濃度拡散層(12)とには、側壁絶縁膜の膜厚に応じたずれが生じ、電界緩和に効果がある。同様に、図6(b)に示したように、nMOSFETとなる領域を露出させて、ヒ素を30KeV、5x1015/cm2の条件でイオン打ち込みした(13)。図6の(c)と(d)は、層間絶縁膜の形成、および、配線の形成工程を示しており、(14)が層間絶縁膜、(15)がコンタクト孔を埋めているタングステン、(16)が配線となるアルミを主成分として金属である。
【0010】
【発明が解決しようとする課題】以上詳細に説明したように、従来のCMOS構造のLSIの製造方法では、同一基板上に導電型の異なるMOSFETを作成しなければならないために、不純物を導入するたびに、一方のMOSFETをホトレジストマスクで被うという工程を必要とする。この工程は、レジスト膜の塗布、露光機による露光、現像液を用いた現像、レジストを硬化させるためのベーキングなどの工程からなっており、前述したように、CMOS構造においては、数回にわたって繰り返される工程である。さらに、イオン打ち込み後には、マスクとなったレジストの除去などの洗浄工程がある。レジストの除去には、通常、酸素プラズマを使用するために、ゲート酸化膜が露出しているような状況では、ゲート酸化膜を破壊する懸念がある。また、レジストの除去に際して、レジスト中に打ち込まれた、イオン打ち込みに起因する重金属汚染などが、基板表面に残るなどの問題があり、LSIの歩留まり低下の原因のひとつとなっている。
【0011】従って、本発明の目的は、CMOS構造に特有な、導電型の異なる領域を形成するためのリソグラフィ工程を簡略化することの可能な半導体装置およびその製造方法を提供することにある。
【0012】
【課題を解決するための手段】これらの問題を解決して、CMOS構造を形成するための不純物導入工程を簡略化して、LSIの製造コストを低減するために、本発明では以下に述べるようなプロセスを考案した。その詳細は実施例で述べることにするが、その要点は、一方のMOSFETを被うマスクだけを用いて、種類の異なる不純物イオンを打ち込むことにある。ひとつの方法は、マスクを通したイオン打ち込みである。マスクで被われていない領域にも当然不純物は打ち込まれるが、打ち込みエネルギーとマスクの膜厚を調整することで、図1の本発明の半導体装置の断面図に示したように、デバイス特性には影響を及ぼさない、基板の深い領域に不純物層を形成することができる。図1では、ボロン打ち込みをマスクを通して行っているので、ボロンによる不純物層(3のpウェルと、6)が、nウェル(2)や(5)で示した、リンによる不純物層より深い位置に存在している。また、このようなマスクを通した不純物のイオン打ち込みには、メガボルトの加速電圧が得られる、高エネルギーイオン打ち込みを用いた。もうひとつの方法は、第2の実施例で述べられているが、マスクパターンを転写するという方法である。光に対する感光特性の異なるホトレジストを用いることで、一方のパターンの反転パターンを容易に形成できる方法を用いた。
【0013】
【作用】本発明による不純物の導入方法は、高エネルギーイオン打ち込みを用いた場合には、2重ウェル形成、および、素子分離酸化膜界面への不純物の導入に使用できる。この他にも、CMOS構造においては、しきい値電圧の設定にもこの方法が使用できる可能性がある。しかし、比較的浅い接合を必要とする、ソースドレインなどの拡散層の形成に関しては、高エネルギーイオン打ち込みを用いた場合、不純物分布がエネルギーに応じ広がるために、この方法を使用するのは難しい。しかし、あまり微細化を必要としないLSIにおいては、マスクの膜厚を適当に選ぶことにより、拡散層の形成工程にまで、本発明を適用することも可能である。
【0014】また、マスクパターンの転写法を用いれば、上記のどの工程にも本発明を適用することが可能である。本発明を用いることで、不純物を導入する工程における工数が減少するとともに、露光装置のように高価な装置を使う回数も減り、露光装置をより効率的に使えるようになる。その結果、LSIチップの製造コストを低減することが可能となる。簡単な試算は難しいが、最大20%程度の工数を削減できるものと考えられる。
【0015】
【実施例】以下、図を参照して、本発明の実施例を詳細に説明する。まず、これまでのCMOS構造の半導体装置の製造法においては、図3(d)に示したように、選択酸化法を用いることで、nウェル領域(2)と、pウェル領域(3)には段差ができる。この段差は、活性領域のホトレジストパターン(22)形成に際して(図4(c))、位置合わせの基準となり、正確な位置合わせを行うのには不可欠である。一方、本発明の実施例では選択酸化法を用いていないために、マスク合わせの基準となる段差は形成されない。そこで予め、別のパターンを用いて、位置合わせパターンを基板表面に形成しておくことも可能であるが、これでは、工程簡略化を目標とした本発明の目的には適さない。そこで、本発明では、特開昭62−115164号公報に開示されている、基板裏面のパターンを検出する方法を採用した。この方法は、従来、基板表面に形成した検出用パターンに加えて、裏面にもパターンを作り、合わせ精度を向上させるものである。本発明の実施例では、図7(a)の基板の模式図に示したように、基板製造メーカーが裏面にレーザー加工装置でシリアル番号を入れる際に、検出用パターンも形成するようにしたものである。これを、裏面にも検出光を当てられるように改造した露光装置を用いて、リソグラフィを行った。この裏面による検出を必要とするのは、ウェルパターンと素子分離領域パターンの形成工程だけであり、それ以降では、素子分離パターンで形成される段差を検出に使うことができる。このように裏面に検出パターンを有する半導体基板(1)(p型10Ω・cm)の表面に、図7(a)に示すように酸化膜(20)を20nm程度成長させる。
【0016】この表面にホトレジストパターン(22)を形成して、図7(b)に示したように、nウェル領域用に、リンをイオン打ち込みする。本実施例では、上述した従来のCMOS構造と異なり、ウェル拡散という長時間の熱処理を必要とする工程を省くために、高エネルギーイオン打ち込みを用いて、不純物分布の設定を行った。そのために、リンを2MeV、1MeV、0.5MeVの加速エネルギーで3回に分けて打ち込んだ。打ち込み量は、5x1012から1x1013/cm2である。このリンの不純物分布を示したのが、図12である。高エネルギーイオン打ち込みの特徴として、表面方向に分布がなだらかになる、非対称形状が得られている。熱処理後の濃度は約3x1016/cm3であり、深さは約3μmである。また、このリンがpウェル領域に打ち込まれないようにするために、ホトレジストマスク(22)の厚さは3〜4μmとした。次に、図7(c)に示したように、このホトレジストマスク(22)を残したままで、pウェルを形成するために、ボロンをイオン打ち込みする。ホトレジストマスクを通過して、基板にボロンが打ち込まれるようにするために、打ち込みエネルギーを最大5MeVとして、4MeV、3MeVの3回に分けて打ち込んだ。打ち込み量は、5x1012から1x1013/cm2である。この時の不純物分布を図11に示した。リンの場合とほぼ同じ分布が得られており、深さは2.5μm程度であった。一方、ホトレジストマスクで被われていないnウェル領域にもボロンが打ち込まれ、リンの不純物層の下に、ボロン層が形成される。この様子を示したのが、図12であり、深さにして4μmから6μmの間にボロンが存在しているのがわかった。なお、打ち込み量が少ないために、基板内部には欠陥などは観測されなかった。この基板を1000℃で60分程度熱処理し、図7(d)に示したような、ウェル分布を持つ基板を得た。nウェル領域(2)の下に、基板(1)よりは濃度の高いp型領域(3)が存在するのが、本発明による基板の特徴である。また、従来のウェル構造を実現するためには、1100℃程度の高温で数十時間の熱処理を必要としていたが、本発明では1000℃で60分の熱処理しか行っていない。これは、処理時間の短縮、エネルギーの節約につながる。この基板の表面に、図7(e)に示したように、酸化膜(4)を約400nm堆積する。この酸化膜(4)は素子分離領域を形成する酸化膜となる。従来のMOSFETでは、上述したように、選択酸化法を用いて素子分離領域を形成していたが、この工程には長時間の酸化を必要とする。また、素子分離特性は、これも前述したように、酸化膜界面に打ち込んだ不純物の分布で決まっているので、必ずしも、これまでの選択酸化法を採用する必要はない。本実施例では、工程時間の短縮をも考慮して、堆積した酸化膜を素子分離領域に用いた。
【0017】次に、図8(a)に示したように、MOSFETの活性領域を露出させるためのパターン形成を行う。この素子分離領域のパターン形成にも、裏面の合わせパターンを用いた、マスク合わせ法を採用した。そして、ウェル形成に用いた方法により、同一のマスク(22)を用いて、酸化膜界面に導電型の異なる不純物イオンを打ち込む。まず、図8(b)に示したように、基板表面に、イオン打ち込みに伴う汚染を防止する酸化膜(20)を成長させる。さらに、pウェル領域(3)を保護するマスク(22)を形成して、リンをイオン打ち込みする。酸化膜界面にピーク濃度位置が来るようにするために、リンイオンを、200KeVのエネルギーで打ち込んだ。酸化膜で被われていない基板内部にも、リン(5)は打ち込まれる。打ち込み量は、1x1013/cm2である。次に、ホトレジストマスク(22)を残したままで、図8(c)に示したように、p型領域にボロンをイオン打ち込みする。マスク(22)の厚さが1μmで、酸化膜(4)が400nmなので、ボロンの打ち込みエネルギーは1.5MeV程度とした。レジストマスクのイオンの阻止能力(イオンの進行を止める能力を表すパラメータ)は、酸化膜の半分程度なので、酸化膜(4)で被われていないウェル領域でのボロンの深さは、約0.5μmとなり、表面に作られるn型MOSFETの特性には影響を及ぼすことはない。また、マスク(22)で被っていないpウェル領域にも、ボロンが打ち込まれるが、これは2μm程度の深さであるために、p型MOSFETの特性には影響はない。次に、図8(d)に示したように、ホトレジストマスクを除去して、熱処理を加え、打ち込んだ不純物を活性化させる。熱処理時間は、900℃、10分である。さらに、図8(e)に示したように、酸化膜(4)の側壁に、側壁酸化膜(4’)を形成して、酸化膜の作る段差に傾斜をつける。これ以降の工程におけるパターン形成を容易にするためである。
【0018】これ以降の工程は、従来CMOSFETの製造工程とまったくおなじである。まず、図9(a)に示したように、ゲート酸化膜(7)を成長させ、ゲート電極(8)を所望の形状にする。次に、図9(b)のように、ホトレジストマスク(22)を形成して、pMOSFETの低濃度拡散層となるp型層(9)をBF2打ち込みで形成する。さらに、図9(c)のように、nMOSFETの領域を開けたホトレジストマスク(22)を形成して、リンをイオン打ち込みする。続いて、図9(d)のように、ゲート電極(8)の側壁に側壁絶縁膜(11)を形した後に、pMOSFETの領域を開口して、高濃度のp型拡散層(12)を形成する。同じように、図9(e)のように、高濃度n型拡散層(13)を形成する。最後に、図10(a)、(b)に示したように、層間絶縁膜(14)の堆積、コンタクト孔形成、その埋込(15)、配線(16)の形成を終了して、本発明の半導体装置を完成する。
【0019】上記の本発明の第1の実施例では、高エネルギーイオン打ち込み技術を用いて、1回のマスクパターン形成だけで、異なるウェル領域に不純物を打ち込んだ例を述べた。しかし、高エネルギーイオン打ち込みでは、分布の制御が非常に難しく、予め、最適な条件を求めておく必要がある。CMOS構造を実現するために頻繁に行われる、不純物導入に伴うホトレジストマスク形成工程を、1回のマスク工程で行うことにより、工程を簡略化するため、第2の実施例として、高エネルギーイオン打ち込みを使用しない方法を考案した。このためには、パターン形成したホトレジスト上に別のホトレジストを塗布して、既存のパターンの反転パターンを形成する方法を採用した。この第2の実施例を、図13を用いて説明する。なお、本実施例は、高エネルギーイオン打ち込みを用いた第1の実施例と異なり、MOSFETの拡散層の形成など、高濃度のイオン打ち込みを必要とする工程にも使用できるが、手順はすべての工程で共通なので、ここでは、ウェル形成を例に説明して、他は省略することにする。まず、図13(a)に示したように、p型10Ω・cmの基板(1)表面に、20nm程度の酸化膜(20)を成長させる。次に、図13(b)に示したように、ホトレジストパターン(22)を形成した後に、リンをイオン打ち込みする。打ち込み条件は、従来のCMOS構造を作る際の条件と同じである。ホトレジストは、光が照射された領域が残る、ポジ型のレジストである。次に、図13(c)に示したように、全面にネガ型のホトレジスト(22’)を塗布する。ネガ型のホトレジストは、図中に示したように、ポジ型のレジストの上にも形成される。そこで、図13(d)に示したように、酸素プラズマ中でポジ型のレジスト(22)の表面近傍を除去して、ネガ型レジスト(22’)の表面を露出させる。そして、全面に光を照射すると、ポジ型のレジスト(22)は光に感光して現像液で除去できるようになる。その結果、図14(a)に示したように、パターンが反転されたネガ型のレジスト(22’)が残る。これをマスクにして、図14(b)に示したように、pウェルを作るために、ボロンをイオン打ち込みする。さらに、図14(c)に示したように、熱処理を行って、2重ウェル構造を実現する。
【0020】
【発明の効果】以上述べてきた本発明を使用すれば、導電型の異なる領域を作るために、2回のリソグラフィ工程を通す必要がなくなる。第1の実施例では、高エネルギーイオン打ち込みという特殊な装置を用いているために、結晶欠陥などの問題から、高濃度の不純物層を作ることはできないが、第2の実施例では、反転パターンを形成するだけなので、どのようなイオン打ち込みプロセスにも対応できる。
【0021】CMOS構造では、このような不純物層形成のためのリソグラフィ工程が、ウェル形成工程、素子分離形成工程、チャネルイオン打ち込み工程、低濃度拡散層形成工程、高濃度拡散層形成工程、などに必要であり、CMOS工程の約20%程度を占めている。これらの工程において、本発明を実施すれば、工程が短縮できるだけではなく、また、第1の実施例でも述べたように、高温の熱処理工程をなくすことなどができるために、製造ラインの維持費などの削減にも貢献し、チップコストの低減がはかれる。




 

 


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