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半導体装置 - 株式会社日立製作所
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発明の名称 半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−252416
公開日 平成6年(1994)9月9日
出願番号 特願平5−36340
出願日 平成5年(1993)2月25日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 宇佐川 利幸 / 佐和田 明美
要約 目的
高周波まで応答可能で、高感度な受光素子で、FET並の低電圧で動作する素子構造を提供する。

構成
図1(a)に示すように、鋸歯状の断面構造を特徴としその鋸歯のラインの側面に沿って形成された一次元電子系と空間的に分離された一次元正孔系を図1(b)、(c)に示すように電子と正孔を場所的に分離することで、電子と正孔の出会いをなくし、発光再結合時間を大幅に長くでき、その結果、光に対して高感度名受光素子を形成できる。さらに、電流経過通路のゆらぎを一次元的に抑えることでフォトキャリヤのノイズを大幅に低減する事ができる。
特許請求の範囲
【請求項1】半導体Iが該半導体Iより電子親和力が小さい半導体IIとIIIに挟まれてヘテロ接合を形成し、該半導体II内には少なくとも不純物をドープされた半導体層を有し、該半導体III内には、アンドープ或いは、該半導体IIと反対の導電性を有する不純物がドープされ、半導体Iと半導体II、或いは半導体IIIのヘテロ界面が周期的に折り曲げられて配され、折り曲げ周期と垂直方向に一次元的なキャリヤの能動層がけいせいされ、該半導体層IIに接続するキャリヤの制御手段を有し、該キャリヤにオーミックに接続する電極を少なくとも一対以上有する事を特徴とする半導体装置。
【請求項2】上記半導体Iと上記半導体II、或いは、該半導体IIIのヘテロ接合界面が鋸歯(三角歯)状の断面を有した周期的多重ラインを形成し、前記鋸歯(三角歯)状側面に一次元半導体領域が形成され、該一次元担体を制御する第一の電極と、該一次元電子系にオーミック接続する電極が少なくとも2個以上形成されてなることを特徴とする半導体装置。
【請求項3】請求項2において、上記第一の電極から上記半導体II内に伸びる空乏層膜厚と該半導体層と上記半導体Iとがヘテロ接合した際に伸びる空乏層膜厚が位置によって異なるため、それぞれの空乏層膜厚の和が最小となって半導体II内のどの位置においても中性領域が存在しない膜厚設計を特徴とする半導体装置。
【請求項4】上記半導体IがアンドープGaAs又は、InGaAs,該半導体IIがn型にドープされたAlxGa1-xAsから形成され、該半導体層IIIがアンドープ又は、p型にドープされたAlxGa1-xAsから形成されてなることを特徴とする請求項2記載の半導体装置。
【請求項5】請求項 1、2,3又は4 において、該半導体層IIに積層されて、低抵抗半導体層が該キャリヤの制御手段を形成される領域以外に配されている事を特徴とする半導体装置。
【請求項6】請求項1乃至5のいずれかにおいて、該キャリヤ制御電極が透明電極で形成されていることを特徴とする半導体装置。
【請求項7】請求項 6において、該キャリヤ制御電極が受光する光のエネルギーより大きいバンドギャップを有する半導体で、該チャンネル層坦体と反対の導電性を有する低抵抗半導体を透明電極で用いることを特徴とする半導体装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は多重の一次元量子細線を用いた電界効果型トランジスタ構造の受光素子に係り、とくに受光効率に極めてすぐれた受光素子に関する。
【0002】
【従来の技術】光通信技術の進歩に伴い、半導体を用いた高感度で、高い周波数まで追随できる受光素子が求められている。特に、光素子と電子素子をモノリシックに形成できるOEIC(光電子集積回路)に適用できる受光素子が求められている。 従来この様な、受光素子としてGaAs MESFETやHEMT(High Electron Mobility Transistor;高移動度トランジスタ)を用いたものが知られている(例えば、電子通信学会論文誌 '85/4 Vol.J68-C No.4 pp.263-269; 梅田 徳男、張 吉夫、『GaAs MESFETを用いた高速光検出器』。あるいは、電子通信学会論文誌 '85/12 Vol.J68-C No.12 pp.1132-1134;梅田 徳男、張 吉夫、『狭ゲート幅GaAs MESFET高速光検出器』を参照されたい)。次に、これらの受光素子の問題点について説明する。
【0003】図 2 (a)、(b)に従来素子の断面図と平面図を示し、その問題点について説明する。図 2 (a)に能動層 10を持つFETのソース電極 21、ゲート電極 20、ドレイン電極 22とピンチオフした状態を示している。即ち、ソースはアースされた状態、ドレイン電圧は Vdd、ゲート電圧は Vthの電圧が印加された状態を示している。
【0004】60はピンチオフ状態の空乏層、11は基板を示している。ソース(ドレイン)ゲート電極間に光が入射し、電子50、52 と正孔51、53の対が発生した様子を示している。図中白丸は電子を、黒丸は正孔を示す。
【0005】光により、発生した電子正孔対は、拡散とゲートドレイン電界により、ランダムな動きをし、電子はドレイン側へ、正孔はソース側へ流れていく。電子正孔のソースドレイン間の動きを概略的に平面図を用いて図 2(b)に示す。能動層に発生した電子と正孔は、お互いにランダムな動きをして、平均的にlmの距離で、出会い再結合して光になる。この平均時間をτrと定義するとGaAsの場合、1 nsec程度である。一方発生した電子と正孔は、結晶中の欠陥などを通じて再結合していくが、これらのプロセスは発光をともなわないので非発光プロセスと呼ばれこの平均時間をτnrと定義する。光デバイスや電子デバイスに用いられるレヴェルの結晶ではτnrは、τrより一桁以上長く無視できる。
【0006】ところで、従来の、受光素子においては電子と正孔の出会う確率(平均時間τrの逆数)を人工的に制御するという技術思想がなかったためにτrを何桁も大きくすることは、不可能であった。尤も、結晶の質を悪くしてτrを何桁も小さくすることは容易である事は、言をまたない。
【0007】図2(b)を用いてさらにノイズの発生機構について説明する。ソース電極21のある1点60から発射された電子54は、電界によりドリフト拡散しながらゲート電極20の領域に到達する。ところで、ソースから発射された電子は、ゲート方向(x方向)には電界によって加速されるが、ゲートと平行な方向(y方向)には電界が存在していないため、拡散のみで支配される。2DEGの拡散係数をDとし、ゲート電極までの到達時間をτsとすると、ソース21上の点60から出発した電子がゲート20方向に移動して到達する位置は、ランダムな電子のパスの平均的な電子の到達地点は、ソース側ゲート電極において点60をx方向に移動した点からlsだけ広がった領域のいずれかの点となる。
【0008】ここで、上記拡散係数Dは、数1で与えられ、lsは数2で与えられる。
【0009】
【数1】D=kTμ/q【0010】
【数2】ls=√(Dτs
いま、2DEGの移動度μ=8,000cm2/V・s、kT=24.8meV(室温)、とすると、D=198.4cm2/V・sになる。τsとして1psec(=10z-12sec)を典型的な値としてとると、ls=140nm程度となる。
【0011】
【発明が解決しようとする課題】半導体を用いた高感度で、高い周波数まで追随できる受光素子で電子素子とモノリシックに形成できる受光素子は、FETタイプのものが望ましい。従来のFETタイプの受光素子は、感度の点でPiNフォトダイオードやアヴァランシェフォトダイオードに劣っていた。一方、PiNフォトダイオードやアヴァランシェフォトダイオードは、動作電圧が高く消費電力が大きくなり、電源電圧の点で、FETとのマッチングが悪く回路構成を複雑にするという欠点を有していた。本発明の課題は、PiNフォトダイオードや超格子型アヴァランシェフォトダイオードよりも高感度で、FET並に動作電圧が低く、FETとのマッチングが良い回路構成を適用できる高感度受光素子を提供することである。
【0012】
【課題を解決するための手段】発明者等は、既に、変調ドープヘテロ構造のヘテロ接合界面を周期的に折り曲げることで、パッキング密度の高い、高密度多重一次元電子ガス細線が形成される事を見出し、その物理的メカニズムについて詳細な解析を行なった(例えば、Applied Physics Letters Vol 60. No.12 pp.1492-1494; Akemi Sawada 他 3 名、Possible new structure for one-dimensional electron-gas systems by interface bending of n-AlGaAs/u-GaAs heterojunctions を参照されたい。)。この高密度多重一次元電子ガス細線を電界効果型トランジスタ(FET)の能動層に用い、ダブルヘテロ接合構造にすることで、高感度で、高い周波数まで追随できる受光素子を実現できる事を見出した。更に、本発明の受光素子は、平面的デザインを工夫する事で超高速、超高周波電子素子と容易に集積化する事が可能になる。
【0013】
【作用】変調ドープヘテロ構造のヘテロ接合界面を周期的に折り曲げによるパッキング密度の高い高密度多重一次元電子ガス細線FETのゲート電極下、或いは、ソース(ドレイン)-ゲート間部分直下のエピタキシャル構造をGaAs/AlGaAsヘテロ接合を例にして、図 1 (a)に示す。半絶縁製 GaAs基板 10上にアンドープGaAsバッファー層11、アンドープまたは、p型AlGaAs層12、アンドープGaAs層13、n型AlGaAs層14、ゲート電極20が形成されている。ソース(ドレイン)-ゲート間部分直下の場合には、ゲート電極の代わりに、n型GaAs層が形成されている。
【0014】n型AlGaAs14とアンドープGaAs13の折り曲げヘテロ接合界面凸部には、高密度一次元電子ガス40が形成されている。アンドープまたは、p型AlGaAs層12とアンドープGaAs層13とのヘテロ接合界面には、p型AlGaAs層のアクセプタ濃度が高い場合には、高密度一次元正孔ガス41がinntrinsicに形成されている。又、アンドープや薄いアクセプタ濃度の場合でも、正孔にとっては41の周りが最もポテンシャル的に安定な場所である。半導体層12,13,14の接合を拡大した図を図 1(b)に示す。光入射によりアンドープGaAs内に形成された電子50正孔対51は、内部ビルトインポテンシャルの為に電子は、電子蓄積部分40(A点)に引き寄せられる。一方、正孔41は正孔にとって最も安定な正孔蓄積部分41(B点)へ引き寄せられ、空間的に分離される。 このソース、ゲート、ドレイン電極部分の平面図を図1(c)に示す。
【0015】A点に沿った線は、実線で、B点に沿った線は、破線でそれぞれ示してある。
【0016】この様に電子正孔対が内部ビルトインポテンシャルよりA点、B点と空間的に分離されるために、ソースドレイン(ゲート)間の電界により、電子は、A点に沿った線上でゲートドレイン方向にドリフト拡散し、正孔はB点に沿った線上でソースゲート方向にドリフト拡散する。電子正孔は、お互いの線上を交差する事は希であるため電子と正孔が出会うことは非常に希である。その為、再結合して光になる平均時間 τrは、バルクの場合、1 nsec程度であったものが、1 msecと極めてながくなる。
【0017】即ち、変調ドープダブルヘテロ構造のヘテロ接合界面を周期的に折り曲げることで、従来不可能と思われていた受光素子においては電子と正孔の出会う確率(平均時間τrの逆数)を人工的に制御するという技術思想を提供できる。このため、結晶の質を向上させることで、τrを何桁も大きくすることが初めて可能となる。
【0018】
【実施例】以下本発明を実施例を通して更に詳しく説明する。図4(a)及び(b)は本発明を1DEG−FETタイプに構成し、受光素子に適用した場合のエピ断面図及び素子断面構造図である。半絶縁性GaAs(100面)10上にCVDで厚さ10nmのSiO2膜を形成した。ついで、位相シフトリソグラフィーを用いてSiO2膜を、60nmの間隔で縞状に残した。さらに、硫酸系(H2SO4:H22:H2O=1:8:40)のウェットエッチングを15秒間行なう。これによって(111)、(111)面が現れて形状の一直線に揃ったθ=55°の鋸歯状基板が出来上がる。
【0019】従来例で述べたリソグラフィー技術を用いて形成されたラインの揺らぎの幅は、リソグラフィーの実質的揺らぎによって決まる。しかし、実施例1のように面方位を利用した選択エッチングによる方法は、オーバーエッチングすることによって結晶面が出るので、リソグラフィによる一次元ラインのばらつきが生じるという問題はなくなる。一般にθは20°から80°の間で取ることが出来る。
【0020】次に基板を洗浄後、MOCVD(有機金属熱分解)法によりアンドープのGaAs層11を50nm成長させた。この時の成長温度は650℃の低温で、AsH3の分圧を高くしている。次に結晶成長温度を800℃に上げてCを4×1017cm-3含有するp型AlxGa1-xAs層(x=0.3)12を40nm成長させた。次に、アンドープのGaAs層13を50nm成長させた。この時の成長温度は650℃の低温で、AsH3の分圧を高くしている。さらに、結晶成長温度を800℃に上げてアンドープAlxGa1-xAs層(x=0.3)16を6nm成長させた。次にSiを2×1018cm-3含有するn型AlxGa1-xAs層(x=0.3)14を35nm成長させた。この時アンドープAlxGa1-xAs層16とGaAs層13とのヘテロ界面に電子蓄積層が形成される。さらにSiを2×1018cm-3含有するn+GaAs層15を160nm形成し、ソース抵抗を低減するエピ層を導入した。受光素子の場合、ソースゲート間距離Lsgとドレインゲート間距離 Ldgをあまり小さく設計する事はできない。これは、ソース電極とゲート電極のすき間部分が光の入射窓になる為で、あまり狭過ぎると光電子変換効率を悪くするので、Lsgまたは、Ldgを大略 1 μm以上にしたい。しかし、通常のデバイス構造では、ソース電極とゲート電極間距離 Lsgが大略 1 μm以上離れるとFET性能が大幅にダウンしてしまい、受光素子としての性能もダウンしてしまう。しかし、AlGaAs層 14 上に、低抵抗層 15 を形成する事でFET性能は、Lsgまたは、Ldgが大略 0.5 μmから4.0 μmの範囲で高性能のままで維持できる。ここへんの事情は、例えば、信学技法 ED88-77 pp.47-pp.54 宇佐川 他 Deepリセス2DEG-FETのソースゲート抵抗 Rsg -分布定数モデルによる解析-を参照されたい。
【0021】ゲート電極、ソースドレイン電極は、通常の厚膜キャップHEMTを形成する時と同様に作製した。又、n型AlGaAs層13の上にアンドープAlGaAs層を10〜15nm形成して、ゲート耐圧を向上させる構造も通常の2DEG−FET構造同様有効である。以上の工程によって構成された本発明の素子の平面上のトランジスタ幅wは200μm、ゲート長Lgは0.25μm、ソース電極とゲート電極間の距離Lsgは1.5μmであった。
【0022】この時光照射時のドレイン電流IDSと非照射時のドレイン電流IDSの変化の様子をトランジスタ幅 W=10μmに規格化して図 3(a)にしめす。実線が光照射時のドレイン電流IDS、破線が光非照射時のドレイン電流IDSを示している。この図から分かるように、本発明のFET型受光素子は、極めて高感度である。
【0023】この時光照射時のドレイン電流IDSに対する雑音指数NFと利得Gaの測定結果を従来のFETと比較してチャネルが多重(1666本)一次元化された効果として、著しい特性の向上がなされた。
【0024】また、上記実施例のチャンネル層11とキャリア供給層13とを逆にした構造も可能である。更に、鋸歯上に形成されたGaAs基板上にアンドープGaAs層 11の代わりに、アンドープのAlzGa1-zAs層(z=0.3)をバッファー層に用いても良い。結晶成長技術の点からは鋸歯上GaAs基板にまずGaに比べ拡散しにくいAlを含むAlGaAs層をコンフォーマルに成長させた後、所望の構造を結晶成長させる方が結晶構造の自由度が増すという長所も存在する。又、半導体材料としては、チャネル層のGaAs11を、歪層を有するInxGa1-xAsで置き換えることも可能である。これは従来のPseudomorphicHEMTと代わらない。ただし、この時にはInの組成xに応じた歪みに耐えられる最大膜厚が存在することも従来技術と同様である。さらに、GaAs基板ではなく、InP基板上に格子整合のとれたInGaAs/InAlAsヘテロ接合を形成してより高性能なHEMTを形成することもできる。
【0025】ヘテロ接合界面の断面形状の鋸歯が三角歯の代わりに、三角形鋭角部分が多少丸まっていてもよい。
【0026】又、上記実施例では、ゲート電極材料として、Al,Ti/Pt/Au,W,WSiなどを想定しているが、受光効率を高める為透明電極として、ITO(インジウムースズ酸化物)などを用いても良いし、受光する光のエネルギーEよりバンドギャップの大きいp型AlzGa1-zAs自身をゲート電極に用いて、特殊なJunctionゲート構造を用いても良い。この場合、能動層領域に形成されたp型AlzGa1-zAsゲート電極には、通常の金属電極をAlzGa1-zAs上には形成せず、ゲート電極パッド部分にのみオーミック金属電極を形成することが肝要である。
【0027】
【発明の効果】本発明は、変調ドープダブルヘテロ接合界面の周期的折り曲げ構造を断面が鋸歯状の半導体側面に形成される一次元電子構造をFETの能動層としているため、(1)一次元電子系の特徴を活かした低ノイズ特性が得られる、(2)鋸歯(三角歯)状に周期的に曲率を変調したヘテロ接合界面構造が電子密度に濃淡を生じせしめ、しかも濃い部分は2DEGのピーク密度よりも倍以上濃くする効果をもたらす。電子密度の濃い部分を1DEGのチャンネルに用いることによって、従来の1DEGチャンネル作製法の欠点であった電流量の減少という本質的な問題を克服することが出来、HEMTと比べても遜色のない性能を1DEG−FETでも発揮することが出来るなどの効果を得ることができる。




 

 


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