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発明の名称 アクティブマトリクスパネルの製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−252171
公開日 平成6年(1994)9月9日
出願番号 特願平5−40924
出願日 平成5年(1993)3月2日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 高畠 勝 / 小西 信武 / 折付 良二 / 香西 甲矢夫 / 橋本 雄一
要約 目的
アクティブマトリクス液晶表示装置用として、TFT製造の工程数が短縮できる製法を提供すること。

構成
基板1上に形成されたITO2/Mo3/n+層4をBCl3 とHBrの混合ガス6で一括加工し、その後、ゲート絶縁膜/半導体膜/n+膜4/Mo膜3をSF6 ガスで一括加工し、その後、Al/MoをBCl3とCl2の混合ガスで一括加工する製造手法を用いてTFTを形成する。
特許請求の範囲
【請求項1】アクティブマトリクス型の液晶パネルにおいて、基板上に順に堆積した透明導電膜,金属膜、及び外因性半導体膜の三層膜を、一種類のドライエッチングガスで一括加工することにより、画素電極と薄膜トランジスタのソース/ドレイン電極とを同時にパターン形成し、上記薄膜トランジスタの真性半導体膜とゲート絶縁膜との二層膜を、一種類のドライエッチングガスで一括加工する時に、同時に、上記画素電極上の外因性半導体膜と金属膜を除去し、少なくとも二種類の金属膜からなる上記薄膜トランジスタのゲート電極も、一種類のドライエッチングガスで一括加工することを特徴とするアクティブマトリクスパネルの製造方法。
【請求項2】アクティブマトリクス型の液晶パネルにおいて、基板上に順に堆積した透明導電膜と外因性半導体膜の二層膜を、一種類のドライエッチングガスで一括加工することにより、画素電極と薄膜トランジスタのソース/ドレイン電極とを同時にパターン形成し、上記薄膜トランジスタの真性半導体膜とゲート絶縁膜との二層膜を、一種類のドライエッチングガスで一括加工する時に、同時に、上記画素電極上の外因性半導体膜を除去し、少なくとも二種類の金属膜からなる上記薄膜トランジスタのゲート電極も、一種類のドライエッチングガスで一括加工することを特徴とするアクティブマトリクスパネルの製造方法。
【請求項3】請求項1又は2において、前記透明導電膜は酸化インジウム・スズ(ITO),ソース/ドレイン電極の金属膜はモリブデンあるいはタンタルが含まれている高融点金属膜,画素電極と薄膜トランジスタのソース/ドレイン電極を一括加工するエッチングガスは臭化水素(HBr)を主成分とするガス,真性半導体膜とゲート絶縁膜との二層膜を一括加工するエッチングガスはフッ素系ガス,ゲート電極はモリブデンあるいはタングステンが含まれている高融点金属膜とアルミニウムの積層膜,ゲート電極を一括加工するエッチングガスは塩素系ガスであることを特徴とするアクティブマトリクスパネルの製造方法。
【請求項4】請求項1〜3のいずれか1項記載において、ゲート電極を一括加工する際に、ソース/ドレイン電極上の一部に、補助電極として、アルミニウムを残すことを特徴とするアクティブマトリクスパネルの製造方法。
【請求項5】請求項1〜4のいずれか1項記載において、表示エリア内の偶数列の画素パターンは、奇数列の画素パターンのミラー反転パターンの構成であることを特徴とするアクティブマトリクスパネルの製造方法。
【請求項6】請求項1〜4のいずれか1項記載において、初めにフッ素系ガスで基板の一部をエッチングし、その後、透明導電膜,金属膜、及び外因性半導体膜の三層膜を堆積することにより、画素電極とソース/ドレイン電極とを基板上に埋め込むことを特徴とするアクティブマトリクスパネルの製造方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明はアクティブマトリクス型の液晶表示パネルに係り、特に、薄膜トランジスタを用いたアクティブマトリクスパネルにおける工程数短縮を図ったものに関する。
【0002】
【従来の技術】従来のアクティブマトリクスパネルでは、例えば、特開平2−19840号に記載のような薄膜トランジスタを用いている。図18は従来の画素部の断面構造を示したものであり、図中において、1はガラス基板、2はITO(Indium Tin Oxide)、4は燐が含まれている非晶質シリコン膜、7は真性非晶質シリコン膜(半導体膜)、8は窒化シリコン膜(ゲート絶縁膜)、12はアルミニウム、39はクロム(ゲート電極)、40はクロム(ソース/ドレイン電極)である。
【0003】
【発明が解決しようとする課題】上記従来技術は、マスク枚数の低減に関しては考慮されているが、一種類のエッチングガス(あるいはエッチング液)を用いた多層膜の一括加工に関しては考慮されていないため、大幅な工程数短縮までには至らない。また、上記従来技術では、燐(P)が含まれている非晶質シリコン膜と真性非晶質シリコン膜との選択エッチングが困難なため、燐(P)が含まれている非晶質シリコン膜4と真性非晶質シリコン膜7との間に窒化シリコン膜15を挿入している。工程数短縮を考えた場合には、層数が増えることは好ましいことではない。本発明は、前述の問題点を解決するものであって、その目的は、一種類のエッチングガスによる多層膜の一括加工を用いることにより工程数が短縮されたアクティブマトリクスパネルの製造方法を提供することにある。
【0004】
【課題を解決するための手段】上記目的は、アクティブマトリクス型の液晶パネルにおいて、基板上に順に堆積した透明導電膜,金属膜、及び外因性半導体膜の三層膜を、一種類のドライエッチングガスで一括加工することにより、画素電極と薄膜トランジスタのソース/ドレイン電極を同時にパターン形成し、上記薄膜トランジスタの真性半導体膜とゲート絶縁膜との二層膜を、一種類のドライエッチングガスで一括加工する時に、同時に、上記画素電極上の外因性半導体膜と金属膜を除去し、少なくとも二種類の金属膜からなる上記薄膜トランジスタのゲート電極も、一種類のドライエッチングガスで一括加工することにより、達成される。上記パネルの製造方法において、パネル仕様によっては、ソース/ドレイン電極は透明導電膜のみでも達成される。また、上記パネルの製造方法において、前記透明導電膜は酸化インジウム・スズ(ITO),ソース/ドレイン電極の金属膜はモリブデンあるいはタングステンが含まれている高融点金属膜,画素電極と薄膜トランジスタのソース/ドレイン電極を一括加工するエッチングガスは臭化水素(HBr)を主成分とするガス,真性半導体膜とゲート絶縁膜との二層膜を一括加工するエッチングガスはフッ素系ガス,ゲート電極はモリブデンあるいはタングステンが含まれている高融点金属膜とアルミニウムの積層膜,ゲート電極を一括加工するエッチングガスは塩素系ガスであることが好ましい。
【0005】
【作用】まず、画素電極と、薄膜トランジスタのソース/ドレイン電極とを同時に加工するために、画素電極用のITOを基板上に堆積し、引き続き、ソース/ドレイン電極用のモリブデンあるいはタングステンが含まれている高融点金属膜と燐が含まれている非晶質シリコン膜を堆積し、臭化水素(HBr)を主成分とするエッチングガスで一括加工する。ここで、ITOのエッチングガスとしては臭化水素が適しており、また、モリブデンあるいはタングステンが含まれている高融点金属と非晶質シリコン膜も臭化水素によりエッチング可能である。次に、例えば非晶質シリコン膜からなる半導体膜と、例えば窒化シリコン膜からなるゲート絶縁膜を順次、堆積し、フッ素系ガスで、半導体膜/ゲート絶縁膜を一括加工する。この時に、同時に画素電極上の燐が含まれている非晶質シリコン膜とモリブデンあるいはタングステンが含まれている高融点金属膜もエッチングされる。ここで、ITOはフッ素系ガスではエッチングされにくいので、画素電極(ITO)は露出するがフッ素系ガスによる形状変化は小さい。次に、ゲート電極用のモリブデンあるいはタングステンが含まれている高融点金属膜とアルミニウムの積層膜を堆積し、塩素系ガスでゲート電極を一括加工する。ここで、モリブデンあるいはタングステンが含まれている高融点金属とアルミニウムは塩素系ガスでエッチング可能であり、また、ゲート電極を一括加工する際の下地膜である窒化シリコン膜とITOは塩素系ガスではエッチングされにくい膜である。
【0006】以上、本発明では、アクティブマトリクスパネルの製造方法において、3マスクで、3回の一括加工を用いているので製造工程数は大幅に短縮される。
【0007】
【実施例】以下、本発明の実施例を図面を参照して詳細に説明する。
【0008】図1から図8は、本発明による加工手法をTFT−LCD基板の製造時の加工に適用した場合の構成図である。
【0009】図1から図8において、1はガラス基板、2はITO(Indium Tin Oxide)、3はモリブデン(Mo)あるいはタングステン(W)、4は燐が含まれている非晶質シリコン膜、5はホトレジスト、6は三塩化硼素(BCl3)と臭化水素(HBr)の混合ガス、7は真性非晶質シリコン膜(半導体膜)、8は窒化シリコン膜(ゲート絶縁膜)、9はホトレジスト、10はSF6ガス、11はモリブデン(Mo)あるいはタングステン(W)、12はアルミニウム(Al)、13はホトレジスト、14は三塩化硼素(BCl3)と塩素(Cl2)の混合ガス、15は有機保護膜、20はTFT付ガラス基板、21は下部の配向膜、22は液晶、23は上部の配向膜、24はITO付ガラス基板である。
【0010】ここで、図1から図8を参照して、TFT−LCD基板の製造方法について説明する。
【0011】始めに、図1に示すように、ガラス基板1上に、ITO膜2,Mo膜3,n+膜4を順次堆積し、その後に、n+膜4上にホトレジスト材料を塗布し、所定の個所にホトレジスト層5をパターニング形成する。
【0012】次に、図2に示すように、矢印方向からBCl3 とHBrとの混合ガスからなるエッチングガス6を供給し、ホトレジスト層5をマスクにして、n+膜4,Mo膜3,ITO膜2を一括してエッチングし、ホトレジスト層5が存在する部分を除いた残りの部分のn+膜4,Mo膜3,ITO膜2をエッチング除去する。
【0013】次に、図3に示すように、ホトレジスト層5を剥離した後、全表面に非晶質シリコン膜からなる半導体膜7,窒化シリコン膜からなるゲート絶縁膜8を順次堆積させ、その後に、ゲート絶縁膜8上にホトレジスト材料を塗布し、所定の個所にホトレジスト層9をパターニング形成する。
【0014】次に、図4に示すように、矢印方向からSF6 ガスからなるエッチングガス10を供給し、ホトレジスト層9をマスクにして、ゲート絶縁膜8,半導体膜7,n+膜4,Mo膜3を一括してエッチングし、ホトレジスト層9が存在する部分を除いた残りの部分のゲート絶縁膜8,半導体膜7,n+膜4,Mo膜3をエッチング除去する。この時に、ITOはフッ素系ガスではエッチングされにくいので、画素電極(ITO)は露出するがSF6ガスによる形状変化は小さい。
【0015】続いて、図5に示すように、ホトレジスト層9を剥離した後、全表面にゲート電極となるMo膜11,Al膜12を順次堆積し、その後に、Al膜12上にホトレジスト材料を塗布し、所定の個所にホトレジスト層13をパターニング形成する。
【0016】次に、図6に示すように、矢印方向からBCl3とCl2との混合ガスからなるエッチングガス14を供給し、ホトレジスト層13をマスクにして、Al膜12,Mo膜11を一括してエッチングし、ホトレジスト層13が存在する部分を除いた残りの部分のAl膜12,Mo膜11をエッチング除去する。ここで、ゲート電極を一括加工する際の下地膜である窒化シリコン膜とITOは塩素系ガスではエッチングされにくい膜であるので、BCl3とCl2との混合ガスによる上記下地膜の形状変化は小さい。
【0017】次に、図7に示すように、ホトレジスト層13を剥離した後、全表面に有機保護膜15を堆積させる。
【0018】最後に、図8に示すように、二つの基板、すなわち、薄膜トランジスタが形成されているTFT付ガラス基板20と、ITO膜が形成されているITO付ガラス基板24とが対向配置され、それら基板20,24の間に下部配向膜21,上部配向膜23を介して液晶層22が封入されて、アクティブマトリクス液晶ディスプレイ基板、すなわち、TFT−LCD(Thin Film Transistor-LiquidCrystal Display)基板が形成される。
【0019】続く、図9から図12は本発明の製造方法を用いた場合の画素部の平面構造を示したものである。図9から図12において、30はゲート電極が存在する領域、31は半導体膜/ゲート絶縁膜が存在する領域、32はドレイン電極、33は画素電極、34はドレイン電極が存在する領域、35は半導体膜/ゲート絶縁膜が存在する領域、36はアルミニウム、37はゲート電極、38はソース電極である。
【0020】ここで、図9から図12を参照して、本発明の製造方法を用いた場合の画素部の平面構造について説明する。
【0021】図9は本発明を用いた場合の画素部の平面構造の第1実施例を示したものである。図中において、ゲート電極30下には、常に半導体膜/ゲート絶縁膜31が配置されているので、ゲート電極30の断線不良は低減される。また、ドレイン電極配線には、比較的高抵抗である高融点金属/ITO積層配線を用いているが、ドレイン線の容量はゲート線の容量に比べ1桁小さいので問題はない。本発明のような正スタガー構造の薄膜トランジスタでは、半導体膜/ゲート絶縁膜を堆積後、低温処理が必要なAlを堆積させればよいので、Alのヒロックスは低減できる。従って、ゲート/ドレインあるいはゲート/ソース間のショートは低減できる。また、本発明のような正スタガー構造の薄膜トランジスタでは、Alを厚く堆積しても、ステップカバレージの問題は生じないので、特に多色表示が要求されるアクティブマトリクス液晶表示には有利である。
【0022】図10は本発明を用いた場合の画素部の平面構造の第2実施例を示したものである。図10に示した平面構造の特徴としては、画素電極33とゲート電極30の重なり部分で蓄積容量を形成していることである。なお、図10に示した平面構造を有するTFT−LCDを駆動する場合には、図面において、下方から上方に向かってゲート波形を順次スキャンさせて表示させる必要がある。上記駆動では、1ライン分のみの期間しか蓄積容量の電位変動がないので、画質は、ほとんど劣化しない。一方、図面において、上方から下方に向かってゲート波形を順次スキャンさせると、ゲート線上のリーク電流により生じる非正常電位が1フレームの期間、蓄積容量部に保持される。したがって、画質が劣化する。
【0023】図11は本発明を用いた場合の画素部の平面構造の第3実施例を示したものである。図11に示した平面構造の特徴としては、ドレイン電極32の補助電極としてアルミニウム(Al)36を用いていることである。上記アルミニウム(Al)36は、ゲート電極用のAlを形成する際に、同時に形成されたものである。上記平面構造により、ドレイン電極32の配線抵抗が低くなるので信号遅延が低減される。
【0024】図12は本発明を用いた場合の画素部の平面構造の第4実施例を示したものである。図12に示した平面構造の特徴としては、表示エリア内の偶数列の画素パターンが、奇数列の画素パターンのミラー反転パターンになっていることである。ここで、図9から図11に示した画素部の平面構造では、隣接のドレイン電極から印加される表示信号の混入を防止するため、ゲート電極上に配置されたソース電極を挟みこむようにドレイン電極が配置されている。しかしながら、上記平面構造では、ドレイン電極パターンが複雑になるため、歩留まりが低下する可能性がある。一方、図12に示した平面構造では、隣接のドレイン電極の距離が遠くなるため、隣接のドレイン電極からの影響は低減される。従って、ゲート電極上に配置されたソース電極を挟みこむようなドレイン電極パターンを用いる必要性は低減される。
【0025】続く、図13から図15は本発明の製造方法を用いた場合のドレイン側端子部の断面構造,ゲート側端子部の断面構造、及び蓄積容量部の断面構造を示したものである。図13から図15において、1はガラス基板、2はITO膜、3はMo(モリブデン)、4はn+層(外因性半導体膜)、7はi層(真性半導体膜)、8はSiN膜(ゲート絶縁膜)、11はMo(モリブデン)、12はアルミニウム、15は有機保護膜である。なお、図16に示した蓄積容量部の断面構造は、図10のA−A′間の断面構造である。
【0026】次に、図16は本発明を用いた場合の画素部の断面構造の第2実施例を示したものであり、特徴としてはソース/ドレイン配線がITOのみであることである。図16に示した構造は、特にドレイン配線にAlの補助配線を用いる(図11に示した平面構造)場合に効果がある。これはITOのシート抵抗が20〜50Ω/□と比較的高い理由による。
【0027】次に、図17は、本発明による加工手法を用いて製造したTFT−LCD基板を含むアクティブマトリクス液晶ディスプレイ装置の構成の一例を示すブロック構成図である。図17において、50はTFT−LCD基板、51は走査側ドライバ、52は信号側ドライバ、53はコントローラ、54は画像信号源である。そして、TFT−LCD基板50の各画素(図示なし)に対応した走査線(図示なし)は走査側ドライバ51に、同じく各画素(図示なし)に対応した信号線(図示なし)は信号側ドライバ52にそれぞれ接続される。コントローラ53は、走査側ドライバ51,信号側ドライバ52,画像信号源54にそれぞれ接続され、画像信号源54は信号側ドライバ52に接続されている。
【0028】本例のアクティブマトリクス液晶ディスプレイ装置は、その構成は既知のものであり、また、その動作も既に知られているところであるので、前記構成及び動作についてのこれ以上の説明は省略する。
【0029】次に、図19は、本発明を用いた場合の画素部の断面構造の第3実施例であり、特徴としてはソース/ドレイン配線をガラス基板に埋め込んだことである。このことにより、i層(非晶質シリコン)のステップカバレージが容易になるので、i層が薄膜化できる。従って、TFTの電気的特性が向上する。
【0030】続く、図20から図23は、図19に示したソース/ドレイン配線の平坦化加工手法の製作手順を、示したものである。図20から図23において、1はガラス基板、2はITO膜、3はMo(モリブデン)、4はn+層(外因性半導体膜)、60はホトレジスト層、61はSF6ガスである。
【0031】ここで、図20から図23を参照して、平坦化加工手法の製作手順について説明する。
【0032】始めに、図20に示すように、ガラス基板1上に、ホトレジスト材料を塗布し、所定の個所にホトレジスト層60をパターニング形成する。
【0033】次に、図21に示すように、矢印方向からSF6 ガス61を供給し、ホトレジスト層60をマスクにして、ガラス基板1をエッチングする。
【0034】次に、図22に示すように、ITO膜2,Mo(モリブデン)3,n+層(外因性半導体膜)4を順次堆積し、その後、ホトレジスト層60をリフトオフ法により除去することにより、図23に示すように、所定のITO膜2,Mo(モリブデン)3,n+層(外因性半導体膜)4がガラス基板1に埋め込まれる。
【0035】
【発明の効果】以上の説明から明らかなように、本発明によれば、アクティブマトリクス型液晶表示装置に用いられる薄膜トランジスタの製法において、単独ガスによる多層膜の一括加工を3回のみ用いて薄膜トランジスタを形成するので、製造工程数は大幅に短縮される。従って、上記薄膜トランジスタを用いることにより、製造工程数が短縮されたアクティブマトリクス型液晶表示装置が提供できる。




 

 


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