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発明の名称 半導体集積回路装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−244712
公開日 平成6年(1994)9月2日
出願番号 特願平6−17093
出願日 昭和63年(1988)3月18日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 村林 文夫 / 西尾 洋二 / 古徳 正一 / 栗田 公三郎 / 加藤 和男
要約 目的
高速,低消費電力のバイポーラトランジスタとMOSトランジスタとを有する半導体集積回路装置の提供にある。

構成
5.0V 未満の電源電位を用いてBi−CMOS回路を駆動するのに、出力電圧の変化から所定の遅延時間をもってオン・オフ動作する電流バイパス素子を有する点にある。
特許請求の範囲
【請求項1】複数の論理回路が単一の半導体基板に集積化されたものにおいて、上記複数の論理回路の内少なくとも一つは、電位の差の絶対値が実質的に5V未満の第1及び第2の電源端子と、少なくとも一つの入力端子と、出力端子と、ベースを有し、コレクタ・エミッタ電流路が上記第1の電源端子と上記出力端子との間に接続されるバイポーラトランジスタと、ゲートが上記入力端子に印加される入力信号に応答し、ソース・ドレイン電流路が上記第1の電源端子と上記バイポーラトランジスタのベースとの間に接続される少なくとも一つの電界効果トランジスタと、上記入力端子に印加される入力信号に応答して、上記バイポーラトランジスタのオン・オフ動作とは相補的なオン・オフ動作をし、一対の主端子間の電流路が上記出力端子と上記第2の電源端子との間に接続される半導体スイッチ素子と、一対の主端子間の電流路が上記第1の電源端子と上記出力端子との間に設けられ、かつ、上記バイポーラトランジスタがオンのときに、上記バイポーラトランジスタのベース・エミッタ順方向電圧に基づいて存在する上記第1の電源端子と上記出力端子との電位差を減少させる電位差減少素子とから構成されることを特徴とする半導体集積回路装置。
【請求項2】複数の論理回路が単一の半導体基板に集積化されたものにおいて、上記複数の論理回路の内少なくとも一つは、電位の差の絶対値が実質的に5V未満の第1及び第2の電源端子と、少なくとも一つの入力端子と、出力端子と、ベースを有し、コレクタ・エミッタ電流路が上記出力端子と上記第2の電源端子との間に接続されるバイポーラトランジスタと、ゲートが上記入力端子に印加される入力信号に応答し、ソース・ドレイン電流路が上記出力端子と上記バイポーラトランジスタのベースとの間に接続される少なくとも一つの電界効果トランジスタと、上記入力端子に印加される入力信号に応答して、上記バイポーラトランジスタのオン・オフ動作とは相補的なオン・オフ動作をし、一対の主端子間の電流路が上記第1の電源端子と上記出力端子との間に接続される半導体スイッチ素子と、一対の主端子間の電流路が上記出力端子と上記第2の電源端子との間に設けられ、かつ、上記バイポーラトランジスタがオンのときに、上記バイポーラトランジスタのベース・エミッタ順方向電圧に基づいて存在する上記出力端子と上記第2の電源端子との電位差を減少させる電位差減少素子とから構成されることを特徴とする半導体集積回路装置。
【請求項3】複数の論理回路が単一の半導体基板に集積化されたものにおいて、上記複数の論理回路の内少なくとも一つは、電位の差の絶対値が実質的に5V未満の第1及び第2の電源端子と、少なくとも一つの入力端子と、出力端子と、ベースを有し、コレクタ・エミッタ電流路が上記第1の電源端子と上記出力端子との間に接続される第1のバイポーラトランジスタと、ゲートが上記入力端子に印加される入力信号に応答し、ソース・ドレイン電流路が上記第1の電源端子と上記第1のバイポーラトランジスタのベースとの間に接続される少なくとも一つの第1の電界効果トランジスタと、ベースを有し、コレクタ・エミッタ電流路が上記出力端子と上記第2の電源端子との間に接続される第2のバイポーラトランジスタと、ゲートが上記入力端子に印加される入力信号に応答し、上記第2のバイポーラトランジスタを上記第1のバイポーラトランジスタのオン・オフ動作は相補的なオン・オフ動作させるためのソース・ドレイン電流路が上記出力端子と上記第2のバイポーラトランジスタのベースとの間に接続される少なくとも一つの第2の電界効果トランジスタと、一対の主端子間の電流路が上記第1の電源端子と上記出力端子との間に設けられ、かつ、上記第1バイポーラトランジスタがオンのときに、上記第1のバイポーラトランジスタのベース・エミッタ順方向電圧に基づいて存在する上記第1の電源端子と上記出力端子との電位差を減少させる第1の電位差減少素子と、一対の主端子間の電流路が上記出力端子と上記第2の電源端子との間に設けられ、かつ、上記第2のバイポーラトランジスタがオンのときに、上記第2のバイポーラトランジスタのベース・エミッタ順方向電圧に基づいて存在する上記出力端子と上記第2の電源端子との電位差を減少させる電位差減少素子とから構成されることを特徴とする半導体集積回路装置。
【請求項4】上記第1の電源端子と上記第2の電源端子との電位の差の絶対値が3.3V±0.3V を実質的に満足する第1項,第2項、または第3項記載の半導体集積回路装置。
【請求項5】上記第1の電源端子と上記第2の電源端子との電位の差の絶対値が4.5V±10%を実質的に満足する第1項,第2項、または第3項記載の半導体集積回路装置。
【請求項6】上記第1の電源端子と上記第2の電源端子との電位の差の絶対値が2.0V±10%を実質的に満足する第1項,第2項、または第3項記載の半導体集積回路装置。
【請求項7】上記第1の電源端子と上記第2の電源端子との電位の差の絶対値が1.5V±10%を実質的に満足する第1項,第2項、または第3項記載の半導体集積回路装置。
【請求項8】上記第1の電源端子と上記第2の電源端子との電位の差の絶対値が3.0V±10%を実質的に満足する第1項,第2項、または第3項記載の半導体集積回路装置。
【請求項9】上記第1の電源端子と上記第2の電源端子との電位の差の絶対値が4.5V±10%を実質的に満足する第1項,第2項、または第3項記載の半導体集積回路装置。
【請求項10】上記第1の電源端子と上記第2の電源端子との電位の差の絶対値が4.0V±10%を実質的に満足する第1項,第2項、または第3項記載の半導体集積回路装置。
【請求項11】上記第1の電源端子と上記第2の電源端子との電位の差の絶対値が4.0V 以上5.0V 未満を実質的に満足する第1項,第2項、または第3項記載の半導体集積回路装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は半導体集積回路装置に係り、特に高速かつ低消費電力なシステムに好適なバイポーラトランジスタと電界効果トランジスタとを有する半導体集積回路装置に関する。
【0002】
【従来の技術】バイポーラトランジスタとMOSトランジスタを同一半導体基板上に形成し、かつこれらのトランジスタを回路内で複合する事によって、バイポーラとMOSの特長を合わせ持つ高性能VLSIを実現する事ができる。この複合技術はBi−CMOS(Bipolar−COMOS)技術と呼ばれ、メモリおよびゲートアレイ等のVLSIに応用されている。これらのVLSIを実現する回路の代表的な一例を図3に示す。図3はBi−CMOSインバータ回路の一例であり、図の様に出力部はNPNバイポーラトランジスタ120,121のトーテムポールで構成され、また入力部はMOSトランジスタで構成され出力部のバイポーラトランジスタを入力部のMOSトランジスタが駆動する構成となっている。この回路の特長は、入力部がMOSトランジスタで構成されているので、入力インピーダンスが非常に高い事、またMOSトランジスタによって出力部のバイポーラトランジスタの相補動作するので直流電流が流れず消費電力が非常に小さい事、出力部がバイポーラトランジスタで構成されているので負荷駆動力が高い事などがある。従って、Bi−CMOS回路は高速性と低消費電力性を合わせ持つVLSIに適した回路構成となっている。
【0003】この回路例の場合、出力部をよく知られているTTL(Transistor− Transistor Logic)でも用いられているトーテムポール接続であり、また入力部はCMOS(Complementary MOS)構成となっていることなどからもわかる様に、電源電圧はTTLやCMOSと同様に5Vである。もちろん図3の一例にとどまらず、現在応用製品化されているメモリやゲートアレイ等のBi−CMOSVLSIは電源電圧5Vのもとで動作する。
【0004】これらのBi−CMOS技術に関する文献は数多くあるが、例えば特開昭59−11034 号公報,特開昭59−176624号公報,特開昭60−27227 号公報、「0.5 MICRON BICMOS TECHNOLOGY」(1987 IEDM,pp838〜840)に記載されている。
【0005】バイポーラとCMOSを組合せて、高速化と低消費電力化を図った他の回路として図63,図64に示すような回路が知られている(特開昭61−84112 号公報)。それぞれインバータ回路である。基本的動作を説明する。同一部品は同一符号を付けている。入力308が“0”レベルの時、PMOSトランジスタ(PMOS)300がオンし、NPNトランジスタ(以下、NPNと略記する)303にベース電流が供給される。そこでNPN303がオンする。又、NMOSトランジスタ(NMOS)301がオフし、NPN304へのベース電流は供給されず、NPN304はオフする。したがって、出力309は“1”レベルになる。一方、入力308が“1”レベルになると、PMOS300 はオフになり、NPN303へのベース電流は供給されずに、NPN303はオフになる。又、NMOS301 がオンになり、出力レベル(この時は“1”)がゲートに入力されているNMOS302 が未だオン状態であるので、NPN304にベース電流が供給され、NPN304はオンになる。したがって、出力309が“0”レベルになる。出力309が“0”レベルになると、NMOS302 がオフとなるので、NPN304へのベース電流が遮断され、低消費電力特性をねらうことができる。しかし、図63の回路は、出力309が立下る時、即ち、入力308が立上り、NPN303がオフになる時に、NPN303のベース電位を引き下げる素子がない。このため、NPN303が速やかにオフにならずに、NPN303と304のオン状態のタイミングが生じ、VCC電源180からGND電源181へ貫通電流が流れ、低消費電力化と、高速化の妨げとなっていた。この点を改良したのが図64である。NMOS305 を設けることによって、入力308が立上る時に、オン状態になるNMOS305 を介して、NPN303のベース電流を急速に下げて、NPN303を急速にオフするようにしている。NPN304のベースとエミッタ間に挿入されているインピーダンス素子Z306や抵抗307は、NPN304がオフする時に、ベース電流をGND電位に落とすものである。
【0006】
【発明が解決しようとする課題】従来のBi−CMOSシステム・回路技術の改良すべき点は二点あり、一点目は電源電圧5Vにおける回路特性(消費電力)と耐圧に関するものであり、もう一点は回路構成に関するものである。以下、これら二つの技術的課題について説明する。
【0007】従来は、図3に示すBi−CMOS回路を電源電圧5Vのもとで使用してきた。しかしながら、微細化技術の進歩に伴い次の問題が生じてきた。すなわち第一点は消費電力の問題であり、第二点は素子の耐圧の問題である。微細化が進むと当然1チップ上に形成するトランジスタの数は増加する。1回路当りの消費電力が一定とすると、集積度に比例して消費電力が増加していく。例えば、現在、集積度が2万ゲート/チップでありそのチップ当りの消費電力が5Wであったとすると、微細化が進み集積度が4万ゲート/チップとなれば、チップ当りの消費電力は10Wとなる。この様な単純計算でも明らかな様に、1回路当りの消費電力が一定の場合には、微細化に伴う集積度の増加に比例して、チップ当りの消費電力が増大していく。消費電力が大きくなると、チップ内の温度が上昇し、トランジスタの特性や信頼性が劣化するので、これを冷却する必要が生じてくる。数ワット以下の場合には空冷用のファンが必要となり、またそれ以上の消費電力となれば、水冷の設備が必要となる。これらチップ冷却に必要な設備は、最終的には、高コスト化,製品の大型化となって表われ、VLSI技術がめざす、製品の低コスト化,小型化といった方向に逆行する結果となる。微細化が進み、集積度が高くなるにつれ、この消費電力の増加の問題が表面化しつつある。そこで、Bi−CMOS回路の低消費電力化が必要となってきている。一方、微細化に伴うもう一つの課題は、素子の耐圧の問題である。現在の微細化は電源電圧一定のもとで行われるので、素子にかかる電界強度は増加する一方であり、それに伴う素子特性の劣化あるいは絶縁破壊が問題となってきている。これら微細化にともなう消費電力と耐圧の問題を解決するBi−CMOSシステムの実現が必要である。第二点目の課題は回路構成に関するものである。図3に示す従来型の回路では、高速スイッチング特性を損なわず回路定数の最適化によって低消費電力化する事は困難である事を以下説明する。
【0008】まず図3,図4によって回路動作を説明する。図3の入力端子162に図4に示す入力電圧162が印加したとすると、最初入力端子162がHigh(ハイ)の時、PMOS100 はオフしており、NMOS110,115はオン、NMOS114 はオフしている。ここで入力がハイからLow(ロウ)に変化するとPMOS100がオンしNMOS115がオフするのでPMOS100 からバイポーラ120にベース電流が供給され120がオンする。一方、NMOS110 はオフするのでバイポーラ121はオフしており、したがって出力165はハイとなる。この時、NMOS114 はオンとなり、バイポーラ121のベース・エミッタを短絡し、121を確実にオフする。次に入力がロウからハイに変化するとPMOS100 がオフし、NMOS115 がオンしてバイポーラ120のベース電位を下げるので、バイポーラ120はオフする。一方、NMOS110 がオンし、バイポーラ121にベース電流を供給するので121はオンとなり、出力165はロウとなる。この時NMOS114 はオンからオフへと変化する。NMOS110 がオンとなったすぐにはNMOS114 もオンとなっているが、NMOS114 のオン抵抗は110のオン抵抗に比較して大きく設計するので、NMOS110 からの電流はNMOS114 ばかりでなくバイポーラ121のベースにも供給され、121はオンする。この回路はバイポーラ120と121が相補動作をするので低消費電力型の回路ではあるが、120と121がスイッチングする過渡状態において、電源160から接地161に向けて貫通電流が流れるので消費電力が増大する。そこで消費電力を低減するためには、バイポーラ120と121のスイッチングを高速に行い貫通電流を最小にする必要がある。例えば入力162がロウからハイに変化するとき、バイポーラ120はオンからオフへと切り変わる。この動作を高速化する為には、NMOS115のチヤネル幅Wを大きくとり、NMOSのオン抵抗を小さくする事によって、バイポーラ120のベース電位を高速に下げる必要がある。一方、入力がハイからロウに変化するとき、この回路が高速に動作する為には、120を高速にオンするためにPMOS100 からバイポーラ120に高速にベース電流を供給する必要がある。その為には、PMOS100 からの電流がNMOS115 へ漏れず、全く120のベースへと供給される必要がある。ところが、入力162がハイからロウへと変化する過渡状態においては、PMOS100 とNMOS115 が同時にオンする状態があるので、PMOS100 の電流の一部はNMOS115 へと漏れてしまう。そこで、この電流の漏れを小さくする為に、NMOS115 のオン抵抗を大きくする、すなわちNMOS115 のチャネル幅Wを小さく設計する必要がある。この様に、図3に示す従来回路は、低消費電力化の為にはNMOS115 のチャネル幅を大きく設計しバイポーラ120を高速にオフして貫通電流を小さくする必要がある一方、高速化の為にはベースの漏れ電流を小さくする為NMOS115 のチャネル幅を小さく設計する必要がある。すなわち低消費電力化と高速化を同時に実現しようとすると矛盾が生じる。この限界を克服し、回路の低消費電力化と高速化を同時に実現する回路構成とすることが必要である。
【0009】上記従来技術によると、回路の貫通電流による消費電力の増加が回路全体の消費電力に対して大きな割合を占める。つまり、貫通電流による消費電力のオーバーヘッドが無視できなくなる。従って、貫通電流を抑えることが必要がである。上記従来技術は、NPNバイポーラトランジスタ304を駆動するNMOSトランジスタ(NMOS)301 と302の接続関係については、特に配慮されておらず以下の問題があった。この問題点について、図65と図66を用いて説明する。図65に示すように、NMOS301 と302の接続点AにはNMOSのドレインあるいはソースの接合容量310がある。又、NPN304のベース回りには、ベース容量やNMOS302 の接合容量等の寄生容量311がある。図66は、動作タイミングとNMOS301 と302のオン・オフ状態を示す。IからVまで5つの領域に分けられる。領域Iは、入力308が“0”レベルで、出力309が“1”レベルに整定している状態である。この時、NMOS301 はオフ、NMOS302 はオンであるので、A点の電位、NPN304のベース電位共にGND電位である。領域IIは、入力308が立上がり、出力309が立下がりを始めようとする状態である。この時、NMOS301,302はオンとなり、A点の電位はNMOS301 と302のオン抵抗等で決まる時定数で上昇する。又、NPN304のベース電位が上昇し、NPN304がオンとなる。領域III は、入力308が“1”レベルで、出力309が“0”レベルになっている状態である。この時、NMOS301 はオンで、NMOS302 はオフである。A点の電位は、NMOS301 のスレッショルド電圧をVthとするとVCC−Vthとなる。NPN304のベース電位は抵抗307と寄生容量311の時定数をGND電位に減衰する。領域IVは、入力308が立下り、出力309が立上りを始めるようにする状態である。この時、NMOS301 ,302は共にオフ状態となり、A点の電位の領域III の状態を維持し、NPN304のベース電位は領域III と同じ時定数で減少し続ける。領域Vは、入力308が“0”レベルで、出力309が“1”レベルになる状態がある。この時、NMOS301 はオフで、NMOS302 がオンとなる。A点の電位はGND電位に向かって減衰するが、NPN304のベース電位は一旦、上昇してから、GND電位に向かって減衰する。これは寄与容量310に充電されていた電荷が、NMOS310がオンになることによって、寄生容量311へ電荷が分配されることによって起こる。このため、NPN303がオンになり、NPN304がオフになるタイミングの時に、NPN304がオフにならず、VCC電源180からGND電源181に向かって貫通電流が発生する。この貫通電流により、消費電力が増加すると共に、NPN303による負荷の充電電流が、NPN304の方へも逃げるので、高速化の妨げにもなっていた。
【0010】図3に示す従来技術の問題点はドライバMOS100,110がオンしてバイポーラトランジスタ120,121のベース電流を供給しようとするが、ベース周りの寄与容量があるためこれの充電が完了するまではベース電位がバイポーラトランジスタのベースエミッタ電圧VBEまで達しないのでオンするのが遅れることにある。
【0011】本発明の目的は、高速で低消費電力のバイポーラトランジスタと電界効果トランジスタとを有する半導体集積回路を提供することにある。
【0012】本発明の他の目的は、消費電力と耐圧との最適な関係を満たす半導体集積回路装置の提供にある。
【0013】本発明の他の目的は、低消費電力化と高速化とを十分に満たす半導体集積回路装置の提供にある。
【0014】本発明の他の目的は、貫通電流を十分に抑制する半導体集積回路装置の提供にある。
【0015】本発明の他の目的はバイポーラトランジスタのベース電位がベース・エミッタ電圧VBEに達するまでの時間を短縮することである。
【0016】
【課題を解決するための手段】上記、目的である低消費電力化と耐圧の問題の回避は電源電圧を従来の5.0Vより下げ、例えば電源電圧4Vとする事によって達成される。これはもちろん電源電圧4Vに限定するものではなく、システムの要求する性能領域を狙って適切な電源電圧を選択する。したがって、5.0V より低く、かつ要求性能を満足する電源電圧を用いるという手段によって、上記第一の目的は達成される。この事を図5を用いて以下説明する。図5は、図3に代表されるBi−CMOSゲート回路の特性を示したグラフである。横軸はゲート当りの消費電力、縦軸はゲート遅延時間であり、動作周波数と負荷容量は一定とし、電源電圧を変化した時の特性を示している。電源電圧を3Vから3.5V ,4Vと増加していくと消費電力はわずかに増加し、ゲート遅延時間は著しく小さくなる。電源電圧を4Vから更に4.5V ,5Vと増加すると消費電力が大きく増加し、ゲート遅延時間はわずかに小さくなる。この様にBi−CMOSゲート回路の遅延時間は3Vから4V程度の領域で電源電圧に強く依存し、それ以上に電源電圧を上げた場合には消費電力のみが増加し、遅延時間はあまり小さくならず、漸近的に一定値に近づく傾向を示す。したがって、例えば電源電圧を5Vから4V程度に低下しても、遅延時間の増加は小さくとどめ消費電力のみを大きく減少する事が可能である。例えば、図5に示した斜線領域は、あるシステムが必要とする性能領域である。
【0017】Bi−CMOS回路を従来通り電源電圧5Vで使用した場合には、遅延時間性能は満足するが、消費電力が大きく必要な条件を満たさない。必要な性能領域内にあるのは電源電圧が4V前後の領域である。この様な場合には、Bi−CMOS回路を例えば電源電圧4Vで使用する事によって必要な性能を満足する事ができる。Bi−CMOS回路を5Vより低い電源電圧で使用するという考えは、微細化が進み集積度が著しく高くなって始めてその必要性が明らかになり、また図5に示すBi−CMOS回路の特性を分析する事によってその可能性が明らかになる。また、5Vより低い電源電圧でBi−CMOS回路を使用する場合には、回路を構成する各トランジスタにかかる電圧が低下し、したがって微細化によって懸念される素子の耐圧上の問題をも回避する事が可能となる。
【0018】次に第二の目的である高速性を維持しつつ低消費電力化が可能なBi−CMOS回路構成の実現について図1,図2を用いて説明する。Bi−CMOS回路は電源電圧を下げる事によって高速性を損なわずに低消費電力化が可能である事は図5をもって示したが、その特性は図5に示す曲線によって制限される。更なる高速化と低消費電力化を同時に実現する事は従来型のBi−CMOS回路では不可能である事は前述した通りである。本発明は高速化と低消費電力化が同時に実現可能な回路構成を提供する。図1のその原理を示す回路であり、図2にその動作を示す。図1において、192はバイポーラトランジスタ(バイポーラ)であり、コクレタとエミッタが電源160と出力165の間に接続され、またMOS型電界効果トランジスタとなるFET194は電源167とバイポーラ192のベースとに接続されゲートは入力162に接続される。また、バイポーラ192のベースと端子168の間には第1の電位差減少素子となる電流バイパス素子190とFET195とが直列に接続され、FET195のゲートは入力162に接続される。バイポーラ193のコレクタとエミッタは出力165と電源161の間に接続され、またFET196は端子169と193のベースとに接続されゲートは入力162に接続される。またバイポーラ193のベースと電源168との間には第2の電位差減少素子となる電流バイパス素子191が接続される。かかる回路構成における動作の一例を図2に示す。FET194〜196は入力電圧の変化にしたがってオン・オフし、電流バイパス素子190,191は出力電圧の変化からある遅延をもってオン・オフする。バイポーラトランジスタ192,193はこれらFET194〜196と電流バイパス素子190,191のオン・オフにしたがってスイッチングする。例えば入力電圧がハイの時、FET194はオフし、FET195,196はオンしている。電流バイパス素子190は出力ロウをオフし、191はオンするものとする。入力電圧がハイからロウに変化するとFET194はオンし、FET195,196はオフする。電流バイパス素子190と191は出力電圧の変化からある遅延をもってスイッチングするので、初期状態を保ち190はオフ,191はオンである。FET194がオンであり、電流バイパス素子190がオフなので、電源167よりバイポーラトランジスタ192にベース電流が供給され192はオンする。一方、FET196はオフ,電流バイパス素子191はオンなのでバイポーラトランジスタ193はオフしている。したがって出力はロウからハイへと変化する(状態II)。出力電圧が変化した後、ある遅延時間をもって電流バイパス素子190はオフからオンへ、191はオンからオフへと変化する(状態III)。次に入力電圧がロウからハイへと変化するとFET194はオフし、FET195,196はオンする。この時、電流バイパス素子190はオンしているので、バイポーラ192のベース電位は190,195を通して下がり192はオフする。一方、FET196はオン,電流バイパス素子191はオフしているので端子169から196を通してバイポーラトランジスタ193にベース電流が供給され、193がオンし、出力はハイからロウへと変化する(状態IV)。出力電圧が変化してからある遅延時間をもって、電流バイパス素子190はオフし、191はオンする(状態V)。上述した回路構成と動作が、従来回路と比較して特徴ある点は、バイポーラトランジスタ192のベース電流引抜きの役割をはたす素子190が、少なくとも出力電圧Vout が、Vout>VCC−VBE となるまでオフしている事にある。ここでVCCは電源電圧、VBEはバイポーラトランジスタ192のベース・エミッタ間電圧を示す。また、バイポーラトランジスタ193のベース電流引抜きの役割をはたす素子191が、少なくとも出力電圧Vout が、Vout>VGND+VBEとなるまでオフしている。ここでVGND は電源161の電圧である。かかる特徴を有する回路構成によって、本発明の目的が達成される。
【0019】本発明の上記の貫通電流を十分に抑制するという他の目的は、NPNトランジスタのトーテムポール接続を出力段とし、上側のNPNトランジスタとPMOSをいわゆるダーリントン接続とし、下側のNPNトランジスタのベース電流は、VCC電源に接続され、出力が立下がった時点でオフするMOS及び、そのMOSと下側のNPNトランジスタのベースとの間に接続されたNMOSを介して供給することにより、達成される。
【0020】本発明の上記のバイポーラトランジスタのベース電位をベースエミッタ電圧BBEにするまでの時間を短縮するという他の目的は図74に示す様に、上記目的はバイポーラトランジスタのベース端子にスイッチ素子314,319を接続し、ベース電位をベース・エミッタ電圧VBEを超えないレベルにスイッチ素子の他方の端子をバイアスしておくことにより達成される。
【0021】
【作用】以下、上記回路構成と動作が本発明の第二の目的を達成する事を図1,図2により説明する。まず、Bi−CMOS回路を低消費電力化する為には、バイポーラトランジスタ192と193のスイッチング時に生じる電源160から161に向けて流れる貫通電流を小さくする必要がある。そのためには、例えば出力電圧立下がり時を考えると、バイポーラ192は高速にオフしなければならない。192を高速にオフするには192のベース電流バイパス素子190とFET195のオン抵抗を充分小さくして、ベース電流を急速にバイパスすればよい。出力立下がり時(状態IV)に電流バイパス素子190はオンしており、190のオン抵抗を充分小さく設計しておけば、ベース電流を引抜いて192を高速にオフする事ができる。また、出力電圧が立上がる時には、バイポーラ193が高速にオフしなければならない。193を高速にオフするには、193の第二のベース電流バイパス素子191のオン抵抗を充分小さくベース電流を急速にバイパスすればよい。ところで、出力立上がり時(状態II)に電流バイパス素子191は既にオンしており、193は前もってオフしている。191は出力電圧が充分立下がるのをみた後、193をオフしてしまうのである。この様に、第1,第二の電流バイパス素子190,191のオン抵抗を充分小さく設計する事によって、バイポーラトランジスタ192,193をスイッチング時に高速にオフあるいはスイッチング時より事前にオフしておく事がてきるので、低消費電力化が達成される。一方、高速化に対しては、例えば出力立上がり時(状態II)には、第1の電流バイパス素子190はオフしている。したがって、FET194からバイポーラトランジスタ192に供給されるベース電流は第1の電流バイパス素子190に少しも漏れる事なく全て192のベースに供給される。すなわち、低消費電力化のために電流バイパス素子のオン抵抗をいかに小さく設計しようとも、バイポーラトランジスタ192がオフからオンに変化する時(状態II)には電流バイパス素子190がオフしており、オン抵抗の影響は受けずインピーダンスが極めて高い理想的な状態となっている。また、出力立下がり時(状態IV)には、電流バイパス素子191はオフしており、FET196からバイポーラトランジスタ193に供給されるベース電流は電流バイパス素子191に少しも漏れる事なく全て193のベースに供給される。電流バイパス素子190と同様に、191のオン抵抗をいかに小さく設計しようとも、バイポーラトランジスタ193がオンする時には、191はオフしており、インピーダンスが極めて高い理想的な状態にある。
【0022】この様に、本発明回路の構成においては、低消費電力化の為の設計が、高速化と独立して行えるため、低消費電力化と高速化を同時に行う事ができ、本発明第二の目的を達成する。
【0023】トーテムポールを接続した下側のNPNトランジスタのベース電流はVCC電源に接続されたMOSを通して強力に供給される。これは、MOSのドレイン・ソース間電圧が出力電位に依らず、ほぼVCC−VBE分印加できるためである。但し、VBEはNPNのベース・エミッタ間順方向電圧である。それによって、下側のNPNトランジスタは強力に駆動されるので立下がり遅延時間の遅れを少なくすることができる。又、出力が立下がった後は、そのベース電流を遮断するので消費電力を小さくすることができる。更に、ベース電流を遮断するMOSをVCC電源に接続することにより、図65と図66に示したように、出力が立上がる時に、電荷の分配による下側のNPNトランジスタのオンを防ぐことができるので、貫通電流を少なくでき低消費電力化を達成できる。
【0024】さらに、上記目的を達成するための別の構成を図74,図75で説明する。
【0025】図74の具体的回路の一例が図76に示されている。図74の303と318はそれぞれ図76の117・103と118に対応している。
【0026】これらは、図76の152,150によってそれぞれ制御される。この制御の内容について説明すると、入力がハイからロウレベルに変化するときはドライバPMOSがオンしようとし、ドライバNMOSはオフしようとするが、この期間においてはスイッチ素子303(D1)はオフ状態、スイッチ素子318は(D)オン状態となるようにD,D2を制御する。これによりドライバPMOSのドレイン電流が漏れなくベース端子に流れる。また、318(D2 )がオン状態なのでバイポーラトランジスタ121はカットオフする。入力がロウからハイレベルに変化する場合は、ドライバPMOSはオフしようとし、ドライバNMOSはオンしようとするが、この期間ではスイッチ素子303(D1 )はオン状態、スイッチ素子318(D2 )はオフ状態となるようにD1 ,D2 を制御する。これによりバイポーラトランジスタ121はオンし、バイポーラトランジスタ120はオフする。
【0027】以上のようにベースに接続されたスイッチ素子をバイポーラトランジスタがオンしようとする場合にはオン・オフしようとする場合にはオンさせるように動作させる。
【0028】次に別のスイッチ素子D5(314),D4(319)の一方の端子は、バイポーラトランジスタのベース・エミッタ間電圧VBEを超えない固定電位を持つ端子168,170に接続されているので、ベース電位をベース・エミッタ電位VBEへ速く立上がらせるように動く。すなわち、入力がハイからロウレベルへ変化する場合はドライバPMOS100 のドレイン電流によりバイポーラトランジスタ120のベース周りの寄生容量を充電しようとするが、この時はすでに、NPN120のベースは、D5(314) を介してVBEより低いある固定電位にバイアスされている。したがって、NPN120を高速にオンする事ができる。一方、入力がロウからハイレベルに変化する場合には、スイッチ素子319(D4)がオン状態であるため、バイポーラトランジスタ121のベースは、D4 を介してあらかじめ、VBEより小さいある固定電圧にバイアスされている。したがって、NPN121を高速にオンする事ができる。
【0029】
【実施例】図6は、本第一の発明の一実施例を示す。図6は計算機の一般的な構成を示しておりバス244を介して中央処理装置CPU(Central Processing Unit ),CPUに入力されるデータ及び/又はCPUから出力されるデータを記憶するメモリ,メモリコントローラ,i/oプロセッサが接続されている。このシステムにおいて、例えばCPUを例にとると、演算を高速に行うためにCPUに用いられるゲート回路は高速性能が要求される。また、CPUがいくつかのチップに分割されると信号がチップ間を渡るため入出力に要する遅延時間が加わる。この入出力にかかるオーバーヘッドを低減するためには信号のチップ間渡りを少なくし、入出力に要する遅延をなくする事が必要である。このために、図6のシステムはなるべく単一の半導体基板に集積化オンチップ化することとなり、集積度が高くなる。すなわち図6に示すシステムは高速性と低消費電力性が同時に要求される典型的な例である。このシステムの要求性能は、例えば図5に示す斜線領域であり、電源電圧5VのBi−CMOS回路では消費電力が大きく、このシステムに適さない。そこで、斜線に示す性能領域で動作する為に、電源電圧を4Vまで下げる。5VのBi−CMOS回路では、遅延時間の要求は満足するが、消費電力が大きく図6のシステムを構成する事ができない。電源電圧を4Vまで低下すると、遅延時間,消費電力ともに要求性能を満足するので、図6のシステムは電源電位差4Vの以下に詳述するBi−CMOS回路によって実現する事ができる。
【0030】図7は、バス244にBi−CMOS回路によるプロセッサとRAM,ROMおよびタイマが接続されるデータ処理装置である。図に示す様に、バス244にはRAM,ROMおよびタイマが接続され、バスの負荷容量が大きい。したがって、プロセッサをBi−CMOS回路で構成し、バスを高速に駆動する必要がある。ところが、本システムの場合にも図6の場合と同様に要求の性能を満足する為には電源電圧を下げる必要がある。ここで、電源電圧は4Vに限らず、例えば電源電圧3.3V やそれ以下、例えば2.5V,1.5V等の5V未満の将来の基準電圧である。
【0031】以下に詳述するBi−CMOS回路によって図7のシステムを構成すると最適の設計となる場合もある。
【0032】5Vより低い電源電圧を用いる必要性を以下に述べる。まず、TTL(トランジスタ−トランジスタロジック回路)においては、将来電源電圧を3.3V±0.3Vとする計画がある(ISSCC‘86 Tech. Dig. P224)。このTTLと信号レベルを合わせ、コンパティビリティを持たせるには、Bi−CMOSの電源電圧も3.3V±0.3Vに合わせる必要がある。こうすることによって、信号のレベル変換をすることなしに、TTLとのインターフエースが可能となる。他の例では、ECLとBi−CMOSの混在システムを構成する場合に、Bi−CMOSの電源電圧をECLの電源電圧にそろえると、電源系統が一つに統一され、使い勝手がよい。ECLとBi−CMOSの混在システムはオンチップ上で構成する場合もあれば、複数チップで構成することもあるが、いずれの場合にも、電源系統を統一することによって電源回路および電源配線を単純化することが可能となる。ECLの電源電圧は、例えば100Kシリーズの場合、−4.5V±10% である。通常ECLの電源はGNDより負の方向に電位をとるので、この場合Bi−CMOSも負の電源−4.5V±10% で動作する。しかし、pseudo−ECLの例にもみられるように、正の電源電位でECLを動作する事も可能である。こうすれば、Bi−CMOSも正の電源で動作する事ができる。正負電源いずれにおいても、その電源電位差の絶対値|4.5V±10%|において、ECLとBi−CMOSの電源電位を統一し、電源系統を単純化することが可能である。また、例えば、Bi−CMOSとNTL(Non−Threshold Logic)との混在システムが考えられる。上記ECLとBi−CMOSの混在システムは、ECLの高い論理能力と高速性をBi−CMOSシステムに取り込む為であり、NTLとBi−CMOSの混在システムは、主にNTLの高速性を生かすためである。これらECLやNTLは高速であるが消費電力が大きいので、例えば演算ユニットのクリティカルパスにのみ用い、残りをBi−CMOS回路で構成することによって、低消費電力で高速なシステムを構成することが可能となる。NTLは通常2V±10%の電源を用いる。したがって、Bi−CMOSの電源もNTLと共通の2V±10%とすることによって、電源の共通化がはかれる。
【0033】また、例えば、電源に乾電池を用いる場合がある。電池1本の場合には1.5V±10%,2本直列の場合には、3.0V±10%,3本直列の場合には4.5V±10%で動作することになる。乾電池はノイズが小さく、しかも小型であり、将来の電源としてメリットが高い。
【0034】また、図61は、本発明Bi−CMOSゲートの特性を示している。横軸は電源電圧、縦軸はゲート遅延時間である。ここで示す特性からわかるように、ゲート遅延時間は4V付近以下で急激に大きくなる。したがって、Bi−CMOSゲートを高速にしかも電源バラツキの影響の比較的小さい電圧領域は4V以上である。一方、微細化が進むとデバイスの物理的制約条件、例えばパンチスル,ゲートの絶縁破壊,ホットエレクトロン効果などの制約条件から電源電圧は低くならざるを得ない。また、消費電力は電源電圧の2乗で変化するから低消費電力化の観点からは電源電圧は低い程よい。特に、マイクロプロセッサなどの複雑なロジックは、チップ上に多くの機能を載せ、しかも高速に動作する必要があり、低消費電力化がシステム設計上の重要な要因となる。したがって、本実施例の場合、ゲート遅延時間の電源電圧バラツキが比較的小さく、かつなるべく低い電圧として、例えば電源電圧を4V±10%とする例が考えられる。
【0035】上記いずれかの電源電位を用いた場合の信号レベルの一例を図62に示す。チップ内部は電源フルスイングの信号を用い、出力回路に渡される。出力回路はフルスイング信号をECL信号に変換し、チップ外部へと出力する。入力回路はECL信号を受け取りレベル変換を行って、フルスイング信号を出力し内部回路を動作する。チップ内部でフルスイングの信号を用いることにより、次段ゲートの漏れ電流をなくし低消費電力化をはかることができる。特に、低電圧電源の場合にはMOSトランジスタのしきい値電圧を低くして電流駆動力を上げる場合が多いので、入力信号をフルスイング化してMOSによる漏れ電流を小さくする必要がある。また、チップ間ではECLの小さい振幅レベルを用いることにより、高速,低ノイズの信号伝搬を行う。このように、チップ内部では、電源電圧フルスイングの信号を用い、チップ間ではECL信号を用いることにより、高速・低消費電力の低電圧電源システムを構成することができる。
【0036】図8は本発明の一実施例であるインバータ回路である。120はコレクタがVCC電源160に、エミッタが出力端子165に接続されるNPNトランジスタ以下NPNと略すであり、121はコレクタが出力端子165に、エミッタがGND端子161に接続されるNPNトランジスタであり、100はソースがVCC電源160に、ドレインがNPN120のベースに、ゲートが入力端子に接続されるPMOSトランジスタ(以下PMOSと略す)、110はドレインが出力端子165に、ソースがNPN121のベースに、ゲートが入力端子162に接続されるNMOSトランジスタ(以下NMOSと略す)、103はソースがNPN120のベース,ドレインが出力端子165に接続されるPMOS,114はドレインがNPN121のベースに、ソースがGND端子161に接続されるNMOS、150は入力端子が出力端子165に、出力端子がPMOS103 とNMOS114 のゲートに接続されるCMOSインバータである。
【0037】次に動作を図10を用いて説明する。まず状態Iでは入力電圧がハイなのでPMOS100 はオフ,NMOS110 はオンしている。このとき、出力165はロウなのでインバータ150の出力242はハイとなり、PMOS103はオフ,NMOS114はオンしている。次に、入力電圧がロウに変化し、状態IIになると、NMOS110 はオフ,PMOS100 はオンしてベース電流を供給しNPN120がオンする。この時、インバータの出力242はハイを維持しているのでPMOS103はオフ,NMOS114はオンしている。NPN121はオフである。領域IIではNPN120によって、出力電圧Voutは、Vout=VCC−VBEまで上昇する。ここでVCCは電源電圧(以下VCCと記す。)、VBEはNPNのベース・エミッタ間電圧(以下VBEと記す)である。状態III に入るとインバータ150の出力242がロウに反転し、NMOS114がオフ,PMOS103 がオンして出力電圧VoutをVout=VCCまで引き上げる。次に入力電圧がロウからハイに反転し状態IVに入ると、PMOS100はオフし、NMOS110がオンしてNPN121にベース電流を供給しNPN121がオンする。この時、インバータの出力242はロウを維持しているので、PMOSはオン,NMOS114 はオフのままである。出力電圧VoutはVout=VGND+VBEまで下がる。ここでVGNDは接地電位であり、以下VGND と記す。最後に、状態Vではインバータ150の出力242がハイに反転し、PMOS103がオフ,NMOS114がオンし、出力電圧VoutはVout=VGND まで下がる。
【0038】本実施例によれば、PMOS100 がNPN120にベース電流を供給する時、PMOS103 がオフしているのでPMOS100 のドレイン電流がもれなくNPN120のベース電流として供給され、NPN120を高速にオンする事ができる(状態II)。また、この状態でMOS114がオンしており、NPN121のベースをGNDに接地しているので、状態II、すなわち出力立上がり時にNPN121はあらかじめオフしており、貫通電流は流れない。また、出力立下がり時(状態IV)では、NMOS114 がオフしているので、NMOSのドレイン電流がもれなくNPN121に供給され、NPN121を高速にオンする事ができる。この時、PMOS103 はオンしているのでNPN120のベース・エミッタ間を短絡しており、NPN120はオフしている。よって、貫通電流が流れない。この様に、本実施例においては、NPN120およびNPN121がオンする時に、それぞれのベース電流引抜き素子として働くPMOS103とNMOS114がオフしているので、NPNを理想的な状態でオンする事ができる。NPNトーテムポール接続の出力をMOSで駆動するタイプのBi−CMOS回路では、NPNのベース電流をいかにすばやく引抜き、NPNを高速にオフして貫通電流を小さくするかが低消費電力化のきめ手となる。その為には、NPNのベース電流引抜き時のインピーダンスが小さくなる様設計する必要があるが、そうすると逆にNPNがオンする時にベース電流が引抜き素子に逃げてしまう。したがって、従来のBi−CMOS回路では、ベース電流引抜き素子を高インピーダンスにして高速化設計すると消費電力が増加し、逆に、ベース電流引抜き素子を低インピーダンスにして低消費電力化設計すると低速化するという根本的な問題点があった。しかし、本実施例はこの問題を解消している。すなわち、低消費電力化の為に、ベース電流引抜き素子であるPMOS103 とNMOS114 のオン抵抗を充分小さく設計しておいても、NPNがオンする時には、それぞれの引抜き素子103と114はオフで高インピーダンス状態にある。したがって、高速性を損う事なしに低消費電力化設計をする事ができる。
【0039】図9は、図8のインバータと同様の考えを3入力NAND回路に展開した実施例である。図8のインバータに、PMOS101,102を100に並列接続し、NMOS111,112を110に直列接続している。動作はインバータの例から容易に理解されるのでここでは省略する。本実施例の他に一般にk入力のNAND回路が構成可能である。
【0040】図11は、図8のインバータと同様の考え方を3入力NOR回路に展開した実施例である。図8のインバータに、PMOS101 ,102を100に直列接続し、NMOS111 ,112を110に並列接続している。動作はインバータの例から容易に理解できるのでここでは省略する。本実施例の他に一般にk入力のNOR回路が構成可能である。
【0041】図12は、図8のインバータと同様の考えを3ステートインバータ回路に展開した実施例である。図8のインバータに、PMOS101 を100に直列に接続し、NMOS111 を110に直列接続し、トランスファゲート240をPMOS103 と並列接続し、NMOS115 をNMOS114 と並列接続し、CMOSインバータ153の入力をイネーブル端子166にその出力をPMOS111 とトランスファゲート240のNMOSゲートに接続し、イネーブル端子166をNMOS111 とトランスファゲート240のPMOSゲートに接続している。動作は、イネーブル端子166がハイの時はPMOS101,NMOS111がオン,トランスファゲート240,NMOS115 がオフしており、入力162に入る信号に従って図8のインバータと同じ動作をする。一方、イネーブル端子116にロウ信号が入ると、PMOS101,NMOS111はオフ,トランスファゲート240,NMOS115 がオンしてNPN120,121がオフし、出力端子165はハイインピーダンス状態となる。
【0042】図13は、本実施例インバータを用いたラッチ回路構成例である。トランスファゲート241とCNOSインバータ154,Bi−CMCOSインバータ159が直列接続され、トランスファゲート240が159の出力と154の入力の間に接続され、CMOSインバータ153の入力端子がトランスファゲート241のNMOSゲートに接続され、153の出力が241のPMOSゲートに接続され、トランスファゲート241の他の端子を入力端子162に接続し、Bi−CMOSインバータ159の出力を出力端子165に接続し、トランスファゲート241のNMOSゲートをラッチパルス端子167に接続している。ラッチパルス端子167にハイ信号が入るとデータが入力端子162から回路内に書き込まれる。ラッチパルス端子にロウが入ると書き込み禁止となり、以前書き込まれたデータを保持する。
【0043】図14は本発明の他の実施例である。図8のインバータ回路に次の素子を追加した構成である。すなわち、NMOS113をPMOS103に並列接続し、CMOSインバータ151の入力端子をCMOSインバータ150の出力端子242に接続し、その出力端子をNMOS113 のゲートに接続している。
【0044】その動作を図16に示す。図8のインバータと異なる点は、NMOS113が、PMOS103と同じタイミングでオン・オフしている点である。このNMOS113 を追加すると、NPN120のベース電流引抜きが強化される。すなわち、ソース電圧VS が、VS=VG+Vthp となり、PMOS103 はオフする。ここで、VG はPMOSのゲート電圧、Vthp はPMOSのしきい値電圧である。VG=0だからすなわちVS=Vthpとなり、NPN120のベース電圧はVthpより以下には下がらない。そこでNMOS113を追加する事によって、NPN120のベース電圧を出力電圧に等しいGNDまで下げる事ができる。この実施例の様にNMOS113 を追加してベース引抜きを強化すると、低消費電力化が可能となる。また、NPN120がオンする時に、NMOS113 はオフしているので、113を追加しても、NPNは理想的な状態でオンし、高速性は損われない。
【0045】図15は図14のインバータと同様の考えを、3入力NAND回路に展開した例である。展開の方法は図8のインバータを図9の3NANDに展開した時と同様である。また、動作は図14のインバータの動作から容易に理解される。
【0046】図17は、図14のインバータと同様の考えを、3入力NOR回路に展開した例である。展開の方法は図8のインバータを図11の3NORに展開した時と同様である。また、動作は図14のインバータの動作から容易に理解される。
【0047】図18は、図14と同様の考えを3ステートインバータ回路に展開した例である。展開の方法は、図8のインバータを図12の3ステートインバータに展開したものと同様である。また動作は第12の3ステートインバータから容易に理解される。
【0048】図48は図15の回路のNPN120およびNPN121のベース・エミッタ間に、それぞれ抵抗140,141を追加した回路である。この様にNPNのベース・エミッタ間に抵抗を挿入するのは、以下の理由による。図14のインバータ回路の動作説明で明らかなように、図15の3NAND回路においては、PMOS100 ,101,102がオフで、かつPMOS103およびNMOS113がオフとなる状態がある。この時、NPN120のベースはフローティング状態となっている。もし、PMOS100 のゲートに接続している入力端子164に、ノイズが入り、PMOS100 が一瞬オンしたとすると、PMOS100を通して電源100よりNPN120 のベースに電流が流れる。NPN120のベースはフローティング状態であるから、ベース電流の逃げ道はなく、したがってNPN120はオンし、NPN120のエミッタから、NMOS110 , 111,112,114を介してGND161に貫通電流が流れ、消費電力を増大したり、最悪の場合回路が誤動作する。図48の如く、抵抗140をNPN120のベース・エミッタ間に挿入すれば、ノイズによってPMOS100 からNPN120のベースに流れようとする電流をバイパスし、NPN120はオンすることはない。ここで、もちろん抵抗140は、回路の立上がり特性に悪影響を持たない程度に十分高い抵抗値に設定しておく。同様に、図15において、NMOS110, 111はオンだが、NMOS112および114がオフとなり、NPN121のベースがフローティング状態となることがある。この時、入力164にノイズが入り、NMOS112 が一瞬オンすると、出力165(ハイレベル)からPMOS110 , 111, 112を介してNPN121のベースに電流が流れ、NPN121がオンする。すると、電流160からPMOS100およびPMOS103,NMOS113 を介し、NPN121のコレクタ電流となって、接地161に貫通電流が流れ、消費電力を増大したり、最悪の場合、回路が誤動作する。図48の如く、抵抗141をNPN121のベース・エミッタ間に接続すれば、ノイズによる電流をバイパスしてNPN121はオンしない。ここで、抵抗141は抵抗140と同様、回路特性を劣化させることがない程度に十分高い抵抗値に設定する。以上の如く、NPN120,121のベースエミッタ間の抵抗を接続することによって、回路の信頼性を向上する事ができる。この方法は、図14のインバータ回路、図17の3NOR回路をはじめ、同タイプの回路に応用できる。
【0049】図19は本発明の他の実施例である。図8のインバータ回路に次の素子を追加した構成である。すなわち、NMOS115 のドレインをNPN120のベースに接続し、NMOS116 のドレインをNMOS115 のソースに接続し、NMOS116 のソースをGND電源に接続し、CMOSインバータ150の出力にCMOSインバータ151を接続し、その出力をNMOS115 のゲートに接続する。動作は図21に示す通りである。
【0050】本実施例の特長は、図8のインバータにベース電流引抜き用NMOS115 , 116を介して、ベースをGNDに接地する点である。NPN120のベース・エミッタ間の単に短絡するだけでなく、GNDに引抜く事によって、NPN120をより高速にオフする事ができる。
【0051】図20は本実施例の3NANDへの展開例、図22は3NORへの展開例、図23は3ステートインバータへの展開例である。展開方法および動作は前述実施例から容易に理解される。
【0052】図24は本発明の他の実施例である。図14のインバータの実施例に次の素子を追加している。すなわち、図14のNMOS110 のドレインと出力端子165の間にNMOS119 を挿入し、119のドレインを出力端子165に、ソースをNMOS110のドレインに、ゲートをCMOSインバータ243の出力に接続する。本実施例の動作は図26に示す。本実施例の特長は、出力立上がり時(図26状態II)にNMOS119 がオフしており、NPN120のエミッタ電流がNMOS110 からNPN121のベースへ漏れる事を防いでいる点にある。これによって、出力の立上がりを高速化する事ができる。
【0053】図25は本実施例の3NANDへの展開例、図27は3NORへの展開例、図28はステートインバータへの展開例である。展開方法および動作は前述実施例から容易に理解される。
【0054】図29は本発明の他の実施例である。図8の実施例回路にNMOS116 を追加している。NMOS116 のドレインをNPN120のベースに、ソースをGNDに、ゲートを入力端子162に接続している。動作は図31から容易に理解されるよう、本実施例が前述の実施例と異なるのは、出力立上がり時に、NPN120のベース電流がNMOS116を介して漏れてしまう事である。この考え方は本発明の主旨に反している。しかしながら、NMOS116 はベース引抜きPMOS103 の補助として追加しているので、きわめて小さく、かつベース電流の漏れもきわめて小さく設計する。更に出力立下がりに関しては図8の実施例と同様である。したがって、ベース電流の漏れをなくするという本発明の主旨は生かされている。むしろ、NPN120のベース電流引抜きをNMOS116 で補助し、NPN120を高速にオフすることで、低消費電力化の効果が大きい。
【0055】図30は本実施例の3NANDへの展開例、図32は3NORへの展開例、図33は3ステートインバータへの展開例である。展開方法および動作は前述実施例から容易に理解される。
【0056】図34は図8の実施例回路のNPN120のベース・エミッタ間に抵抗140を追加接続したものである。この抵抗を接続する理由は、NPN120のベースがフローティング状態とならないようにし、回路の信頼性を向上するためと、NPN120のベース電流引抜きPMOS103 の補助の役割がある。例えば、入力102がハイ、出力105がロウであると、PMOS100 および103はオフしている。したがってNPN120のベースはフローティング状態にある。この時、入力102にノイズが入り、PMOS100が一瞬オンすると、NPN120をオンし出力部に貫通電流が流れる。抵抗140をNPN120のベース・エミッタ間に接続することによって、ノイズによるPMOS100の電流をバイパスすることができ、NPN120はオンしない。抵抗の値は、回路の立上がり特性を劣化しないように十分高い値に設定する事が重要である。
【0057】図35は本実施例の3NANDへの展開例、図36は3NORへの展開例、図37は3ステートインバータへの展開例である。
【0058】図38は本発明の他の実施例である。本実施例は、前述の実施例と異なり、NPN120のベース・エミッタの間にPMOSがない。したがって出力のハイレベルはVout=VCC−VBE となる。動作は図40から理解される。図39は本実施例の3NANDへの展開、図41は3NORへの展開、図42は3ステートインバータへの展開である。また、図43は、図39とNMOS116 〜118のゲート入力位置を変えたものである。この入力位置の変化によって、使用条件によっては高速化が計れる。
【0059】図44は、図39に抵抗141を追加接続したものである。抵抗を接続する理由は、図34でも説明したように、NPN120のベースがフローティング状態になるのを防ぎ、ノイズによる回路誤動作を防止するためである。
【0060】図45は、図44に示す回路をSi基板上に形成した場合の断面構造を示している。P基板上にPウエル,Nウエル層を形成し、その上にそれぞれNMOSとPMOS,NPNおよび抵抗を形成する。それぞれの素子は、微細な金属配線層によって互いに接続されるが、ここでは簡単の為に実線にて接線関係を表わしている。金属配線層は、一層とは限らず必要に応じて、互いに絶縁層によって電気的に分離された第2層,第3層等の多層配線層によって接続される。この様な構造のものが同一シリコン基板上に多数形成され、お互いを例えば第2層目,第3層目の金属配線層によって接続し、一つのシステムあるいはその一部を構成する。
【0061】図46は図44に示す回路の平面レイアウトパターン例である。本実施例では、ベース電流引抜き用MOSおよび帰還インバータをセルの中央部に置き、その上下にNPNドライブ用のPMOS,NMOS、更にその上下にNPNをレイアウトしている。このようなレイアウトは縦長のセルとなるので、セル上を横方向に走る、異なる配線層のチャネルを数多く取ることができるので、例えばゲートアレイなどに適したレイアウトである。一方、図47に示すのは、同じく図44の回路の平面レイアウトパターンの一例であるが、NPNドライブ用PNOS,NMOSの様に、NPNおよび引抜き用MOS,帰還インバータ等を配置している。この形のセルは、CMOSセルとセル高さをそろえることができるので、例えばCMOSセル数個の中にBi−CMOSセル1個を置くことができ、CMOSセルとBi−CMOSセルの数の割合を自由に選ぶことができる。このようにして、必要な部分にのみBi−CMOSセルを配置し、より集積度の高い設計が可能となる。したがって、本実施例のセルは例えばスタンダードセル方式のLSIなどに適している。
【0062】図49は本発明の一実施例であるインバータ回路である。回路動作は図51に示す。本回路の特徴は、出力の立下がりをPNPトランジスタで行うことにある。PNPトランジスタは、ベースの電位が、出力電位よりVBE(バイポーラトランジスタのベース・エミッタ間電圧)低くなった時点でオンするので、出力立下がりが高速である。図50は本実施例を3NAND回路に、図52は3NOR回路に、図53はトライステート回路に展開応用した例である。
【0063】図54は前記実施例と同様に、出力立下がりをPNPトランジスタで行うことに特徴がある。ただし、本実施例は帰還インバータを用いておらず、出力振幅のフルスイングを抵抗によって行う。つまり、抵抗140はPMOS100 を通して出力信号を電源電位まで立ち上げ、抵抗130はNMOS110 を通して出力信号を接地電位まで立ち下げる。このように、抵抗によって出力振幅をフルスイングする場合に本実施例が高速である理由は、NPN120とPNP130のベースが、それぞれ異なるベータレシオによって駆動される点にある。NPN120を駆動するPMOS100 とNMOS115とによって構成するCMOS部のしきい値電圧を高く設定し、逆にPNP130を駆動するPMOS104とNMOS110とによって構成するCMOS部のしきい値電圧を低く設定する。このことによって、バイポーラトランジスタ120,130は各々の入力電圧の変化の初期に、ターンオフを開始することになるので、NPN120とPNP130をそれぞれ高速にオンすることが可能となる。図55は、本実施例インバータの3NAND回路への展開例、図57は3NOR回路への展開例、図58はトライステート回路への展開例である。なお、図54に示すインバータの動作タイミングを図56に示す。
【0064】図59は図14に示す本発明Bi−CMOSインバータとCMOSインバータとを直列接続して、好ましくは単一の半導体基板に集積化した例である。本発明回路は出力がフルスイングするので次段のCMOSインバータ153には漏れ電流は流れない。
【0065】図60は本発明のBi−CMOSインバータ同士を直列接続して、好ましくは単一の半導体基板に集積化した例である。この場合にも、本発明回路の出力がフルスイングであるために、次段のBi−CMOSゲートに漏れ電流が流れることはない。
【0066】以上二つの実施例に示した如く、出力信号が電源フルスイングする事は、次段ゲートの漏れ電流をなくすので低消費電力化のために重要な特性である。特に、将来電源の低電圧化が進むと、MOSのしきい値を低くする可能性が高い。その理由はMOSの電流駆動力を向上するためである。MOSのしきい値を低くした場合、ゲートの出力信号振幅が電源電圧より小さいと、MOSがオンし漏れ電流が流れ消費電力が増大したり、入出力信号のノイズマージンを小さくしたりする。したがって、電源電圧を低下する場合、本発明回路の如く、出力信号が電源レベルにフルスイングすることが重要な特性となる。
【0067】以下、本発明の他の実施例を図面により説明する。
【0068】図67は本発明の他の実施例となるインバータ回路である。315はコレクタがVCC電源端子180に、エミッタが出力端子326に接続されるNPN、316はコレクタが出力端子326に、エミッタがGND電源端子181に接続されるNPN、319はソースがVCC電源端子180に、ドレインがNPN315のベースに、ゲートが入力端子325に接続されるPMOS、320はドレインがNPN315のベースに、ソースがGND電源端子181に、ゲートが入力端子325に接続されるNMOS、317はドレインがVCC電源端子180に、ソースがNMOS318 のドレインに、ゲートがCMOSインバータ321の出力に接続されたNMOS、318はドレインがNMOS317 のソースに、ソースがNPN316のベースに、ゲートが入力端子325に接続されたNMOS、322と321は出力端子326とNMOS317のゲートの間に挿入されているCMOSインバータ、323と324は各々、NPN315と316のベース・エミッタ間に挿入された抵抗である。
【0069】次に動作について説明する。図68に動作タイミングとPMOS319とNMOS320, 317, 318のオン・オフ状態を示す。IからVまでの5つの領域に分けて説明する。
【0070】領域Iは、入力325が“0”レベルで、出力326が“1”レベルに整定している状態である。この時PMOS319はオン,NMOS320はオフであるので、NPN315のベースはVCC電位である。出力326はNPN315の動きでVCC−VBE電位まで急速に上昇した後、抵抗323を介してVCC電位になっている。一方、NMOS317 はオンであるが、NMOS318 はオフであるので、NPN316のベース電流は遮断され、又、抵抗324を介してNPN316のベース電位はGND電位となり、NPN316はオフになっている。
【0071】領域IIは、入力325が立上がり、インバータ321の出力が“1”レベルで、出力326が立下がりつつある状態である。この時、PMOS319はオフでNMOS320がオンであるので、NPN315にベース電流が供給されずに、ベース電位がGND電位に落ちるので、NPN315はオフである。一方、NMOS317 ,318はオンであるので、NPN316にVCC電源180から強力にベース電流が供給される。したがって、NPN316はオンとなり、出力326は、“0”レベルとなる。本実施例では、領域IからIIへ移る時に、図66で説明した様な電荷の分配が起こる。つまり、NMOS317と318の接続部の寄生容量に充電されていた電荷が、NMOS318 がオンになるために、NPN316のベース電位を上昇するように分配される。しかし、このタイミングではNPN316をオン状態にする時であるので、この現象はNPN316を、急速にオンにする良い働きをする。
【0072】領域III は、入力325が“1”レベルで、出力326が“0”レベルになり、インバータ321の出力が“0”レベルになっている状態である。この時、PMOS319はオフで、NMOS320はオンであるので、NPN315のベース電位はGND電位であり、NPN315はオフである。一方NMOS317 がオフとなるので、NPN316へのベース電流の供給は止まり、NPN316はオフとなる。しかし、NPN315もオフであるので出力326は“0”レベルを保持する。
【0073】領域IVは、入力325が立下がり、インバータ321の出力が“0”レベルで、出力326が立上がりつつある状態である。この時、PMOS319 はオンで、NMOS320はオフとなるので、NPN315にベース電流が供給され、NPN315はオンとなる。一方、NMOS317 ,318は共にオフであるので、NPN316はオフのままである。したがって、出力326は“1”レベルになる。
【0074】領域Vは、領域Iと同じである。
【0075】本実施例によれば、MOS電流でバイポーラのベース電流を強力に供給し、バイポーラが働いた後はベース電流の供給を止めるので高速,低消費電力特性を有するバイポーラ・CMOS複合のインバータ回路を得ることもできる。又、従来問題のあった電荷の分配による悪影響を取り除く構成としているので、より低消費電力で高速な特性を得ている。なお、遅延用のCMOSインバータ321と322を2個挿入しているが、これは、図68を見てわかるように、出力326が充分下がるまで、NMOS317 をオン状態にしておくために入れているものである。例えば、出力326が充分下がり切らないうちにNMOS317 がオフすると、NPN316へのベース電流の供給が充分にならず、遅延時間の増大や、出力レベルの不安定性の原因となる。したがって、デバイス定数によっては、遅延インバータの数をもっと増やすことも必要であり、あるいは遅延インバータが不要な場合もある。遅延インバータが必要な場合には、占有面積を少なくするために、MOSのチャネル幅は小さくし、チャネル長Lはそのプロセスの最小値より大きくしておくと有効である。
【0076】又、抵抗323は出力326の“1”レベルをVCCレベルまで持っていくのに挿入したもので、出力の“1”レベルがVCC−VBEの良い場合には不要である。又、抵抗323がある場合にはNMOS320 を除去しても良い。抵抗324はNPN316がオフ状態の時にNPN316のベース電位をGND電位にするもので他の手段でも良い。例えば、ゲートが出力326にあるいはNPN315のベースに接続され、ドレインがNPN316のベースに、ソースが、NPN316のエミッタに接続されたNMOSでも良い。
【0077】本実施例では、NPN316のベース電流の遮断用にNMOS317 を用いたが、PMOSに置き換えることも可能である。但し、その場合は出力326の反転信号をPMOSのゲートに印加する必要がある。以下の例でも同様である。
【0078】図69は図67に示したインバータ回路と同様の考えにより、3入力NAND回路に展開したものである。同一部品は同一符号で示す。又、同じ機能を持つ部品は図67の番号の後にA,B,Cを付けている。図67のインバータ回路について詳細に説明したので、CMOS回路を理解できる同業者は容易に動作を理解できるであろう。なお本実施例では3入力NAND回路を例にとって説明したが、2入力,4入力等一般のk入力NAND回路に本発明は適用できる。
【0079】図70は、図67に示したインバータ回路と同様な考えにより、3入力NOR回路に展開したものである。同一部品は同一符号で示す。又、同じ機能をもつ部品は図67の番号の後にA,B,Cを付けている。図67のインバータ回路について詳細に説明したので、CMOS回路を理解できる同業者は容易に動作を理解できるであろう。なお、本実施例では3入力NOR回路を例にとって説明したが、2入力,4入力等一般のk入力NOR回路に本発明は適用できる。
【0080】図71は、図67に示したインバータ回路と同様な考えにより、3ステートインバータ回路に展開したものである。同一部品は同一符号で示す。増えている素子は、イネーブル端子335に接続されているCMOSインバータ330、NMOS317と318に直列に接続されているNMOS331 ,PMOS319 と直列に接続されているPMOS332 ,NMOS320 と直列に接続されているNMOS333 ,NPN315のベース・エミッタ間に接続されているトランスファゲート334及び、NPN316のベース・エミッタ間に接続されているNMOS336 である。
【0081】次に、動作について説明する。
【0082】まず、イネーブル端子335が“1”レベルの場合には、上記した増加素子のうち、電流経路に入っているNMOS331, PMOS332, NMOS333 は全てオンであり、NPN315と316のベース・エミッタ間に挿入されているトランスファゲート334,NMOS336 はオフとなっている。したがって、電気的には図67のインバータと同じ回路図になり、インバータ回路として働く。
【0083】一方、イネーブル端子335が“0”レベルの場合には、上記のオン・オフ状態が逆転する。したがって、NPN315と316のベース・エミッタ間は短絡され、ベース電流供給路も遮断されるので、NPN315と316はオフとなる。又、出力端子326から、VCC端子180、あるいはGND端子181への経路も遮断されるので、ハイインピーダンス状態となる。
【0084】本発明のインバータ回路を用いてラッチ回路を構成することも可能である。即ち、図13にラッチ回路を示したが、Bi−CMOSインバータ回路に図67で示したインバータ回路を用いれば良い。
【0085】以上、インバータ回路,NAND回路,MOR回路,3ステート回路,ラッチ回路を例にとって説明したが、NPNはショットキーバリヤダイオード付NPNトランジスタでも良い。又、以上からわかるように、CMOSで構成できる回路全てに本発明は適用できる。又、帰還インバータ321,322は速度を必要としないので、通常のLDD(Lightly Doped Drain)構造のMOSを使用し、その他のMOSは非対称LDD構造のMOSを使用することも可能である。本発明の回路はCMOS回路と混在可能であり、高速,低消費電力であるので大規模,高性能なゲートアレイLSIや、データ処理装置等へ応用できる。又、電源電圧を下げてもスピードの低下が小さく、微細プロセス向きの回路であるとも言える。図72は、本発明のその他の実施例となるインバータ回路である。上側のNPN315の制御は図14の回路を用い、下側のNPN316の制御は図67の回路を用いたものである。
【0086】又、図73は、本発明のその他の実施例となるインバータ回路である。上側のNPN315の制御は図38の回路を用い、下側のNPN316の制御は図67の回路を用いたものである。
【0087】上記の他にも、各種回路の組合せが可能であり、それらも本発明の範疇に入る。又、インバータ回路に限らぬことは明白である。
【0088】更に、本発明中に示すベースバイアス素子を各種回路、例えば、図14に示すような回路に付加することも可能である。
【0089】以下、本発明の実施例を図76〜図80により説明する。
【0090】図76は、前記図14に示した回路に次の素子を追加したものである。すなわち、NMOS114 のドレインをNPN120のベースに接続し、ソースをVDEより低くGNDより高いある固定電位端子168に接続し、ゲートを入力端子162に接続し、NMOS119のドレインをNPN121 のベースに、ソースをVBEより低くGNDより高いある固定電位端子169に、ゲートを出力端子105に接続する。
【0091】図77は上記一実施例によるインバータ論理ゲートの動作タイムチャートを示す。
【0092】まず入力162(a)がハイからハイレベルに変化する場合を考えると、出力165,初段の帰還インバータ150,終段の帰還インバータ152は図77(b),(c),(d)のような出力が得られる。ここでドライバPMOS100は(e)に示すように入力162の立下がりによりオフからオンへのドライバNMOS110 は(f)に示すようにオンからオフへと状態が変化する。
【0093】この遷移期間において、PMOS103とNMOS117は(g),(i)に示すように少なくとも出力165が十分ハイレベルになるまでオフしており、NMOS114 は入力に同期してオフとなるため、バイポーラトランジスタ120のベース電流の漏れは小さく抑えられる。またベース・エミッタ電圧VBEを超えないように設定したベースバイアス電圧(例えば0.4 V)が、あらかじめNMOS114 を介してNPN120のベースに与えられるため、ベース周りの寄生容量をあらかじめ0.4V まで充電しており、ベース電位がVBEに達する時間は速められる。
【0094】一方、バイポーラNPNトランジスタ121については、NMOS118 が前もってオンしているためベースの蓄積電荷を放電できる状態にあり、NMOS119 はオフであるのでベースバイアス電圧は印加されず、バイポーラトランジスタ121はカットオフされる。
【0095】次に入力162がロウからハイレベルに変化する場合はドライバNMOS110 はオフからオンへ、ドライバPMOS100 はオンからオフへと変化する。この遷移期間において、NMOS118 は前もってオフしており、また、NMOS119 は前もってオンしており、NPN121のベースはあらかじめ0.4V となっている。バイポーラトランジスタ121はベースがVBE(約0.8V)になるとオンする。つまり、通常はベースを0Vから0.8V まで立ち上げる時間が必要である。しかし、図76の回路では、端子169を設けたことによって、ベース電圧が0.4V になっているので、0.4V から0.8V に立ち上げるだけで、バイポーラトランジスタをオンできる。したがってNPN121は高速にオンする事ができる。バイポーラトランジスタ120についてはPMOS103 及びNMOS117 は前もってオンしており、少なくとも出力165が十分ロウレベルになるまでオン状態が維持される。NMOS114 は入力162に同期してオンとなる。ベースの蓄積電荷やベース周りの寄生容量に蓄えられた電荷はNMOS103 ,117を介して放電される。NMOS114 はオンとなってもベースバイアス電圧はVBEを超えないのでバイポートランジスタ120はオンすることはない。
【0096】図78は本発明の他の一実施例で、多入力論理ゲートへの展開の一例として3入力NANDゲートについて示したものである。前記図76の実施例との相違はドライバPMOS101 , 102を並列に、ドライバNMOS111 , 112及びスイッチNMOS115 , 116を直列に追加した点である。
【0097】図79は本発明の他の実施例で多入力論理ゲートへの展開の一例のうち、他の論理機能への展開の例として3入力NORについて示したものである。前記図76の実施例との相違点はドライバPMOS100 , 101, 102を直列にし、ドライバNMOS110 , 111, 112及びスイッチNMOS114 , 115, 116を並列に接続した点である。
【0098】図80は本発明の他の一実施例で、他の論理機能への展開のうち、クロックドインバータ(スリーステートインバータ)について示したものである。
【0099】構成は前記図76の実施例(インバータ)にクロックイネーブル入力166,イネーブル入力反転用インバータ153,NMOS300,NMOS301,PMOS107,NMOS302,トランスファゲート240を追加したものである。イネーブル入力166をハイレベルにすると本回路は図76のインバータと同じ動作を行う。一方、イネーブル入力166をハイレベルにすると、トランスファゲート240およびNMOS302がオンしNPN120および121がオフする。また、NMOS300 がオフし、結局、出力165がハイインピーダンスとなる。
【0100】
【発明の効果】本発明によれば、回路に印加される電圧が低いので素子の耐圧条件が満足される。また、消費電力がおよそ電圧の2乗に比例して低くなるので、従来に比較して数倍の回路をワンチップ上に集積化する事ができる。その結果、信号のチップ間渡りによる遅延が低減されシステムの高速化が可能となる。また、消費電力が小さいので、発熱量が小さく、冷却設備が簡単化され低コスト化が可能となる。この他、高集積化に伴うあらゆるメリットが生かされる。
【0101】また、本発明によれば、出力段バイポーラがオンする時に、ベース電流引抜き素子がオフしており、高インピーダンス状態にあるので、ベース電流の漏れがなく、高速にバイポーラをオンする事ができる。したがって、ベース電流引抜き素子を充分大きく設計し、低消費電力化を計っても高速性が損われる事はない。また、引抜き素子を介して、出力電圧を高速に電源フル振幅する事ができる。
【0102】また、本発明によれば、電界効果トランジスタ及びバイポーラトランジスタから成る高速,低消費電力,大規模の半導体集積回路装置を得ることができる。
【0103】また、本発明によればバイポーラトランジスタのベース電位があらかじめ、ベース・エミッタ間電圧VBEよりは低く、GND電位よりは高いある固定電圧(例えば0.4V )にバイアスされているので、バイポーラトランジスタを高速にオンする事が可能となる。




 

 


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