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発明の名称 論理ゲート回路およびそれを用いた半導体集積回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−244708
公開日 平成6年(1994)9月2日
出願番号 特願平5−25133
出願日 平成5年(1993)2月15日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 野口 孝樹
要約 目的
論理回路の入力から出力への信号伝播パス上に直列接続された論理ゲートの段数を少なくすることにより、動作遅延時間を高速化する。

構成
2つのゲート16、17は正負両極性の信号値を入力信号とし、これら入力信号をもとに所定の論理関数に対応した正負両極性の信号値28、29を出力する。
特許請求の範囲
【請求項1】複数の論理ゲートを具備し、該複数の論理ゲートの間の接続によって目的の論理関数を実現する論理ゲート回路において、上記複数の論理ゲートの各々は、複数の入力信号が印加されることにより所定の出力信号を出力する第1のゲートと、該複数の入力信号と逆極性の入力信号が印加されることにより上記所定の出力信号と逆極性の出力信号を出力する第2のゲートとの組合せにより構成されたことを特徴とする論理ゲート回路。
【請求項2】上記第1のゲートと上記第2のゲートとは上記複数の入力信号および上記逆極性の入力信号と上記複数の出力信号および上記逆極性の出力信号との間で並列な関係に配置されてなることを特徴とする請求項1に記載の論理ゲート回路。
【請求項3】上記第1のゲートと上記第2のゲートの論理しきい値がほぼ等しくされたことを特徴とする請求項1または請求項2に記載の論理ゲート回路。
【請求項4】上記第1のゲートと上記第2のゲートとはCMOS回路であることを特徴とする請求項1から請求項3までのいずれかに記載の論理ゲート回路。
【請求項5】請求項1から請求項4までのいずれかに記載の論理ゲート回路を用いたことを特徴とする半導体集積回路。
【請求項6】請求項1から請求項4までのいずれかに記載の論理ゲート回路を用いたことを特徴とするマイクロプロセッサ。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は論理ゲート回路に関し、特にロジックLSI、ゲートアレイ、セルベースドIC(CBIC)等の半導体集積回路を構成する論理ゲート回路の論理回路構成に関する。
【0002】
【従来の技術】従来の標準論理ゲートで構成されたゲートアレイやCBICの論理回路を図2に示す。標準論理ゲート30、31、32、33、34は、インバータ35、3入力NAND17等の標準論理素子で構成されている。これら標準論理ゲートを配線4、6、8等で接続することにより、目的とする論理関数を実現する。図2の論理回路では、次の論理式で表わされる論理関数Xを入力A、B、Cをもとに実現している。
X=A・(notB)・C+(notA)・B+B・(notC)
上記論理式の第1項A・(notB)・Cは 入力Bをインバータ35で極性反転させ、その出力と入力A4、入力C8を3入力NAND17でAND論理をとることにより生成される。第2項、第3項は、((notA)+(notC))・Bの形に論理をまとめ、NOR・ANDの複合ゲート論理32で実現する。これら部分項はNANDゲート20で論理和がとられ、出力X14となる。NANDゲート20は出力極性反転でなく、入力極性反転の意味で、OR論理として表現してある。NAND論理は、出力負極性のAND論理、あるいは入力負極性のOR論理として利用できることは、ブール式からも明らかである。同様にNOR論理が出力負極性のOR論理、あるいは入力負極性のAND論理として利用されるなど、入出力極性を利用した論理実現法は従来より利用されてきた、既知のテクニックである。標準論理ゲート30、31、32、33、34を構成する標準論理素子、インバータ35、3入力NAND17、NOR・AND複合ゲート18、2入力NAND20は、CMOSプロセスのMOSトランジスタを組み合わせて構成することができる。これらの回路構成は、例えば、S.Muroga著の VLSISYSTEM DESIGN(JOHN WILEY & SONS,Inc.発行)のCMOS関連の解説等で示されている。
【0003】
【発明が解決しようとする課題】現在、半導体集積回路に対する高性能化への要求は強い。半導体集積回路の処理性能を向上させるためには、論理回路の入力から出力への信号伝播パスの信号遅延時間を少なくする必要がある。信号遅延時間を少なくするためには、その伝播経路にある論理ゲートの動作時間を高速にすることと同時に、この直列接続された論理ゲートの段数を少なくすることが有効である。
【0004】従って本発明の目的とするところは、この直列接続される論理ゲートの段数を少なくすることである。
【0005】
【課題を解決するための手段】上記の目的は標準論理ゲートにおいて、正負両極性の信号値を入力信号とし、これら入力信号をもとに所定の論理関数に対応した正負両極性の信号値を出力することにより達成される。さらに、各標準ゲートの論理しきい値を等しくすることが望ましい。
【0006】
【作用】入力信号に正負両極性の信号値を入力するため、負極性の入力と正極性の入力との論理関数をとる場合でも、標準論理ゲートの入力対への接続を入れ替えるだけで、極性合わせをすることができる。そのため、論理極性合わせのインバータを挿入する必要がなく、その分、直列接続される論理ゲートの段数(以後、直列論理段数と表現)を少なくすることができる。さらに、各論理ゲートの論理しきい値を等しくすることにより、信号伝幡を正負両極性の信号対で差動的に行なうことができるため、ゲート1段当たりの遅延時間を小さくすることもできる。
【0007】
【実施例】以下に、本発明の実施例を図面に基づいて説明する。
【0008】図1は本発明の実施例による論理回路を示し、従来の技術として説明した図2と同じ論理関数を有する。この実施例の標準論理ゲート1、2、3も、配線4、5、6、7、8、9、10、11、12、13でそれぞれの標準論理ゲートを接続することにより目的の論理関数を構成する。標準論理ゲート1は3入力AND論理あるいは3入力OR論理を実現する論理ゲートである。図1における使い方では、3入力AND論理として利用している。第1の入力信号は、AND論理をとる極性側の信号を入力22に、逆極性の信号を入力23に接続する。同様に第2の入力は、AND論理をとる極性側を24に、逆極性を25に接続する。第3の入力は、AND論理をとる極性側を26に、逆極性側を27に接続する。その結果、標準論理ゲート1では、目的とする論理関数の第1項 A・(notB)・Cを実現している。この論理は、各入力信号の極性を反転させたOR論理とブール式上で等価である。そのため、この標準論理ゲート1で3入力OR論理を実現する場合には、入力信号の正負極性をAND論理の場合と逆にして接続すればよい。
【0009】標準論理ゲート1の内部は、3入力NORゲート16と3入力NANDゲート17で構成する。内部の回路構成を図3に示す。PチャネルMOSトランジスタ36、37、38、NチャネルMOSトランジスタ39、40、41で構成される部分が、従来のCMOSプロセス論理回路で用いられてきた3入力NORゲートと等価回路であり、PチャネルMOSトランジスタ42、43、44、NチャネルMOSトランジスタ45、46、47で構成される部分が、3入力NANDゲートと等価回路である。これら3入力NORゲートと3入力NANDゲートと構成するMOSトランジスタのチャネル幅を調整することにより、論理しきい値を変化させることができる。この調整によって、使用する全ての標準論理ゲートの論理しきい値を等しくしておけば、正負両極性の信号を各標準論理ゲート間で伝幡させることになる。そのため、論理ゲートは差動的に動作するので、ゲート1段当たりの遅延時間を小さくすることができる。第1項のA・(notB)・Cの正論理値は出力28から、負論理値は出力29から出力される。従来の技術で説明した図2の論理回路では必要であったインバータ30が図1の構成では不要になっており、目的とする論理関数の第1項を実現する部分では、直列論理段数が1段減ったことになる。図1の標準論理ゲート2では、目的とする論理関数の第2項および第3項をまとめた(notA)・B+B・(notC)の部分を実現している。この標準論理ゲート2の内部も、入出力信号の論理極性が反対の関係にあるNOR・ANDゲート18とNAND・ORゲート19で構成する。第2項および第3項の正論理値が、出力12より出力され、負論理値が出力13より出力される。この部分の論理生成でも、図2の論理回路では必要であったインバータ30が不要になっている。標準論理ゲート1、2の出力10、11、12、13は、標準論理ゲート3で論理和がとられる。標準論理ゲート3の内部も、入出力信号の論理極性が反対の関係にある2入力NANDゲート20と2入力NORゲート21で構成する。この構成により、目的とする論理関数Xの正論理値が出力14から、負論理値が出力15から出力される。図1で示した実施例は、入力A、B、Cから出力Xまでの直列論理段数は2段であり、従来技術で説明した図2は入力Bから出力までが最長4段となっている。単極性の信号を利用した論理回路では、必ず極性合わせのためのインバータが挿入されるため、その分、直列論理段数が増加している。
【0010】図4に、EOR論理、ENOR論理を実現する本発明の他の実施例による標準論理ゲート構成の論理上での構成を示す。図1および図3で説明した構成と同様、標準論理ゲート内に、入出力信号の論理極性が反対の関係にあるEORゲート54とENORゲート55を構成する。EOR論理をとるために使う場合は、第1の入力信号は、EOR論理をとる極性側の信号を入力48に、逆極性の信号を入力49に接続する。同様に第2の入力は、EOR論理をとる極性側を50に、逆極性を51に接続する。その結果、EOR論理の正論理値が出力52に、負論理値が出力53に出力される。ENOR論理は、出力52を負論理値、出力53を正論理値とすればよい。図4の標準論理ゲートの内部回路は、通常のCMOSプロセスのEORゲート、ENORゲートを組み合わせても実現することができる。しかし、この構成では通常、直列2段の論理ゲート構成となるため、ゲート遅延時間が大きくなってしまう。
【0011】本発明の標準論理ゲートでは、正負両極性の入力信号が供給されるされるため、さらに高速な回路構成をとることができる。その構成を図5に示す。図5の構成では、入力信号48、49、50、51の内部接続関係が、図4の構成と多少異なっている。図4のEORゲート54に対応する回路は、PチャネルMOSトランジスタ56、57、58、59、NチャネルMOSトランジスタ61、62、63、64で実現している。例えば、入力48と50がHレベル、入力49と51がLレベルの場合を考える。この時、出力52は、NチャネルMOS61、62がON状態となるため、Lレベルとなる。論理的には、HレベルとHレベルのEOR論理をとったことになる。図4のENORゲート55に対応する回路は、PチャネルMOSトランジスタ65、66、67、68、NチャネルMOSトランジスタ69、70、71、72で実現している。
【0012】以上説明した本発明の実施例による標準論理ゲートによって出力される信号は、図6に示す、通常のフリップ・フロップを用いてラッチ(一時記憶)することができる。正極性の信号を入力73に、負極性の信号を入力74に接続し、ラッチタイミングを制御するクロック信号を入力75に接続すれば、正極性信号が出力76から、負極正信号が出力77から出力される。また、通常のメモリを用いて信号値を記憶させたい場合は、2ビット情報で1信号値を記憶させてもよいし、片方の極性信号値のみを記憶させ、出力時にインバータを用いて両極性信号とする構成をとってもよい。
【0013】以上本発明の各実施例を詳細に説明したが、本発明はこれらに限定されるものではなく、その技術思想の範囲内で例えば下記の如き種々の変形が可能である。ディジタル論理回路は、通常の標準論理ゲートとデータ・ラッチ(例えば、フリップ・フロップ)があれば、一般にどのような論理でも実現することができる。しかし、論理回路全体を、本発明の実施例の標準論理ゲートのみを用いて構成すれば、論理回路の動作遅延時間を短くすることができる。以上の実施例では、1つの論理素子を1つの論理ゲートとする構成を示したが、この論理ゲートを複数組み合わせて、1つの論理セルとしたり、マクロセルとして利用することができる。またデータパス回路では、ALU1ビット分の論理を1つの論理セルとして実現している場合がある。本発明の実施例の論理ゲートも、それを組み合わせることにより、同様のことを行なうことができる。さらにマイクロプロセッサに代表されるロジックLSIは、標準論理ゲートを組み合わせて構成した制御論理部と、データパス回路とで構成される。このデータパス回路に対しても、本発明の実施例の論理ゲートが適用できるため、ロジックLSI内の全ての論理回路を本発明の論理ゲート構成で実現することができる。
【0014】
【発明の効果】本発明の標準論理ゲートを用いれば、論理極性合わせのためのインバータが不要になる。そのため、直列接続される論理ゲートの段数を小さくすることができるので、論理回路の動作遅延時間を短くすることができる。さらに、標準論理ゲートから正負両極性の信号値を出力値を出力させ、論理しきい値をゲート間で全て等しくすれば、差動動作により、1ゲート当たりの動作遅延時間を短縮することができる。また、正負両極性の信号値を入力するので、EORあるいはENORゲート論理は、論理ゲート1段でゲート遅延時間の短い構成を実現することもできる。




 

 


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