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発明の名称 プリント回路基板
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−244562
公開日 平成6年(1994)9月2日
出願番号 特願平5−30314
出願日 平成5年(1993)2月19日
代理人 【弁理士】
【氏名又は名称】富田 和子
発明者 丸山 隆 / 原 敦 / 吉留 等 / 廣田 和夫 / 秋庭 豊 / 藤巻 文一
要約 目的
本発明は、基板の実装密度の低下なく、不要放射電波を抑制可能な構造のプリント基板を提供することにある。

構成
電源平面層103の一部101を分離し、分離した電源平面層101をグランド平面層102に近い別の基板4上に配置する。電源平面層103と分離した電源平面層101とは、接続手段109で接続する。これにより、分離した電源平面層101とグランド平面層102との間の静電容量を増加させる。
特許請求の範囲
【請求項1】積層された複数の絶縁層と、前記絶縁層に支持された、配線層、電子部品を搭載するためのパタン、前記パタンに搭載された電子部品に対して異なる2つの電位を供給するための2層の電源平面層とを有するプリント回路基板において、前記2層の電源平面層のうち、少なくとも一方の電源平面層の一部分は、残りの部分から分離されて、該分離された部分は、残された部分を支持する絶縁層よりも、他方の前記電源平面層に近い距離に位置する絶縁層上に配置され、前記分離された部分と前記残された部分とを接続する電源層接続手段を配置し、前記電子部品を接続するためのパタンは、前記分離された部分から電位を供給されることを特徴とするプリント回路基板。
【請求項2】請求項1において、前記2層の電源平面層は、それぞれ、一部分が残りの部分から分離され、前記2層の電源平面層の分離された部分の間の距離は、前記2層の電源平面層の残された部分の間の距離より、短いことを特徴とするプリント回路基板。
【請求項3】請求項1において、前記電源平面層の残された部分が配置されている絶縁層上には、前記電源平面層の配置されていない領域が存在し、前記領域の面積は、前記分離された部分の面積に相当することを特徴とするプリント回路基板。
【請求項4】請求項1において、前記電源平面層の分離された部分と、他方の電源平面層との間には、前記絶縁層を構成する材料の誘電率よりも、誘電率の高い材料で構成された層が配置されていることを特徴とするプリント回路基板。
【請求項5】請求項1において、前記電源平面層の分離された部分の面積は、前記パタンに搭載される電子部品の占める面積と等しいことを特徴とするプリント回路基板。
【請求項6】請求項1において、前記2層の電源平面層のうち、一方は、前記積層された絶縁層のうち一側の最も外側の絶縁層と該絶縁層と隣接する絶縁層との間に配置され、他方は、前記積層された絶縁層のうち他側の最も外側の絶縁層と該絶縁層と隣接する絶縁層との間に配置されていることを特徴とするプリント回路基板。
【請求項7】積層された複数の絶縁層の各絶縁層上に、配線パタン、電子部品を搭載するための接続パタン、および、前記接続パタンに搭載された電子部品に対して異なる2つの電位を供給するための2層の電源平面パタンの配置を決定するプリント回路基板の配線パタンデータ生成方法であって、前記複数の絶縁層のうち両側の最外の2つの絶縁層のうち少なくとも一方に、前記接続パタン及び高周波電流成分の少ない信号線の配線パタンを生成し、前記最外の2つの絶縁層と2番目の絶縁層との間に、前記2層の電源平面層のそれぞれ1層を配置し、前記2層の電源平面層のうち少なくとも一層上に、特定領域を定義し、前記特定領域の内側に位置する電源平面パタンを、それぞれ、他方の前記電源平面層に近い距離に位置する絶縁層上に移動させ、前記特定領域内に、高周波電流成分の多い信号線の配線パタンを生成することを特徴とする配線パタンデータ生成装置。
【請求項8】積層された複数の絶縁層と、前記絶縁層に支持された、配線層、電子部品、前記電子部品に対して異なる2つの電位を供給するための2層の電源平面層とを有する情報処理装置において、前記2層の電源平面層のうち、少なくとも一方の電源平面層の一部分は、残りの部分から分離されて、該分離された部分は、残された部分を支持する絶縁層よりも、他方の前記電源平面層に近い距離に位置する絶縁層上に配置され、前記分離された部分と前記残された部分とを接続する電源層接続手段を配置し、前記電子部品を接続するためのパタンは、前記分離された部分から電位を供給されることを特徴とする情報処理装置。
【請求項9】請求項8において、前記電子部品は、デジタル信号を処理するデジタル回路とアナログ信号を処理するアナログ回路とを有し、前記デジタル回路は、前記電源層平面の分離された部分から電位を供給され、前記アナログ回路は、前記電源平面層の残された部分から電位を供給されていることを特徴とするプリント情報処理装置。
【請求項10】請求項11において、前記電子部品は、内蔵した回路と外部の信号線とを接続するための複数の信号ピンを有し、また、前記配線層には、クロック信号を伝送する信号線が配置され、前記クロック信号を伝送する信号線に接続される信号ピンは、前記電源平面層層の分離された部分に接続される信号ピンと隣接することを特徴とする情報処理装置。
【請求項11】請求項8において、前記電源平面層の残された部分が配置されている絶縁層上には、前記電源平面層の配置されていない領域が存在し、前記領域には、クロック信号を伝送する信号線が配置されていることを特徴とするプリント回路基板。
【請求項12】積層された複数の絶縁層と、前記絶縁層に支持された、配線層、電子部品を搭載するためのパタン、それぞれ異なる電位の2層の電源平面層とを有するプリント回路基板において、前記2層の電源平面層の一方に接続された、前記電源平面層よりも面積の小さい電源電極を有し、前記電源電極は、前記電源電極が接続されている一方の電源平面層を支持する絶縁層よりも、他方の電源平面層に近い距離に位置する絶縁層上に配置され、前記電源平面層が配置されている絶縁層には、前記電源電極層および配線層が配置されていることを特徴とするプリント回路基板。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、電磁放射ノイズを低減したプリント回路基板に係り、特に、アイソレートされた電源層及びグランド層の層間静電容量を高めたプリント回路基板に関する。
【0002】
【従来の技術】情報処理装置の高性能化により動作周波数が高くなるに従い、デジタル回路で使われる方形波クロックの周波数成分が高くなり、これにより発生する電磁波のエネルギーが増大し、無線通信装置に与える電磁波障害は無視出来なくなってきた。各国では、情報処理装置が発生する電磁波を規制することにより対策をとってきた。情報処理装置設計者は、これらの規制を満足する装置を設計しなければならず、様々なノウハウを蓄積してきた。例えば、「実践ノイズ低減技法」(HENRY W.OTT著ジャテック出版発行)第342頁の図11−16には、グランドを分離して、両グランドを一点で接続し、一方のグランドを低インダクタンスの”静かな”グランドにして、電磁放射ノイズを低減する方法が記載されている。
【0003】
【発明が解決しようとする課題】しかしながら、プリント基板の部品実装密度も高くなり、発生する電磁波のエネルギーも増大してきている現在においては、上記従来技術だけではノイズ問題の万全な解決策とはいえない。
【0004】グランドの分離により、高周波電圧はアイソレートされるが、グランド面積が減少するため、電源層とグランド層との間の静電容量は減少する。このため、高周波ノイズを分離するつもりの対策が、静電容量の減少により局所的な高周波ノイズを増加させる結果になり、全体的にもノイズの低減に寄与しないという問題がある。
【0005】一方、アイソレートされた電源層およびグランド層の静電容量を増加させるために、アイソレートする電源層やグランド層の総面積を増加すると、今度は配線の効率が低下し実装密度の低下を招く。
【0006】本発明の目的は、搭載する部品の実装密度を下げる事なく、不要放射電磁波エネルギーの低減可能なプリント回路基板を提供することにある。
【0007】
【課題を解決するための手段】上記目的達成するために、本発明によれば、積層された複数の絶縁層と、前記絶縁層に支持された、配線層、電子部品を搭載するためのパタン、前記パタンに搭載された電子部品に対して異なる2つの電位を供給するための2層の電源平面層とを有するプリント回路基板において、前記2層の電源平面層のうち、少なくとも一方の電源平面層の一部分は、残りの部分から分離されて、該分離された部分は、残された部分を支持する絶縁層よりも、他方の前記電源平面層に近い距離に位置する絶縁層上に配置され、前記分離された部分と前記残された部分とを接続する電源層接続手段を配置し、前記電子部品を接続するためのパタンは、前記分離された部分から電位を供給されることを特徴とするプリント回路基板が提供される。
【0008】また、上記プリント回路基板において、前記2層の電源平面層の一部を、それぞれ、残りの部分から分離して、前記2層の電源平面層の分離された部分の間の距離は、前記2層の電源平面層の残された部分の間の距離より、短くなるように配置することもできる。
【0009】2層の電源平面層の電位は、電子部品に必要な異なる2つの電位であればよいが、一方の層の電位を、接地電位として、いわゆるグランド層にすることが可能である。
【0010】
【作用】本発明では、電子部品に異なる2つの電位を供給するための2層の電源平面層のうち、電子部品に接続する部分をアイソレートして、絶縁層を変えて別の絶縁層上に配置し、2つの電源平面層の一部の距離を近付ける。このことにより、残りの電源平面層は、放射エネルギーの大きい信号のシールドの為に、外側に近い層に配置したまま、アイソレートされた電源平面層を近付けて、アイソレートされた電源平面層の距離を小さくし、層間静電容量を大きくすることができる。
【0011】また、このアイソレートされた電源平面層の面積と、残された電源平面層の面積との合計は、アイソレートする前の電源平面層の面積に等しいので、配線や電子部品を実装可能な面積は変化せず、実装密度が低下させることはない。
【0012】一般に、静電容量は、電極面積をS、電極間距離をd、誘電率をεとすると、S・ε・1/dとなる。例えば、10層絶縁層の表面から2番目の層に構成するアイソレートされた電源平面層に比べ、内層の隣接層に構成するアイソレートされた電源平面層は、同一面積でも8倍の静電容量を持つ。
【0013】静電容量の大きなアイソレートされた電源平面層を、デジタルIC及びLSI等の電子部品の電源平面層として用いる事により、局所的な高周波ノイズの増加を抑制し装置全体の放射電磁波エネルギーが低減される。
【0014】
【実施例】以下、本発明の実施例を図1から図10を適宜用いて説明する。
【0015】本発明の一実施例の6層の絶縁層を有するプリント回路基板を図1を用いて説明する。
【0016】図1において、1は、6層の絶縁層であり、2は6層のプリント基板1の最外層のA層、3はB層、4はC層、5はD層、6はE層、7はF層である。8は、A層1上に実装されたLSIである。また、9は、F層の裏面に実装されたパスコンと呼称されるチップコンデンサである。103は、B層3上の銅ベタのグランド電極、101は、LSI8に接続されるLSI用グランド電極である。LSI用グランド電極101とグランド電極103とは、互いに相補しあう形状であり、ビアホール109で接続されている。102は、D層5上のLSI用電源電極、104はE層上の銅ベタの電源電極である。電源電極104と、LSI用電源電極102とは、互いに相補しあう形状であり、ビアホール110で接続されている。105はA層2上の配線パタン、106はC層4上の配線パタン、107はD層5上の配線パタン、108はF層7上の配線パタンである。201は、LSI用グランド電極101とLSI用電源電極102との間の静電容量Aを表わす。
【0017】図2に、従来のアイソレートしたLSI電源電極を有するプリント回路基板の構成を示した。図2のプリント回路基板において、図1と同様の構成要素については、同一の符号が付したある。図2において、LSI用電源電極102は、電源電極104と同じE層6に配置されている。また、LSI用グランド電極101は、グランド電極103と同じB層3上に配置されている。また、図2において、LSI用グランド電極101とLSI用電源電極102間の静電容量B202は、図1の静電容量A201と異なる容量であるため、異なる符号とした。
【0018】LSI8は、集積素子数が多く、高速動作を行ない(信号の立上り、立下がり時間がはやい)、多数の同時切り替え高速バッファを内蔵している。LSI8の電源グランドは、LSI用グランド電極101及び電源電極102に接続される。
【0019】つぎに、2つの論理回路を電源グランド線にそれぞれ接続して動作させた場合どのような電流が発生するのか、図3の高周波電流等価回路とモデル図で説明する。図3(a)の等価回路において、301は直流電源、302は信号電流ループ、304は貫通電流ループであり、(b)のモデル図においても同様である。図3の(a)は、現在小型の情報処理装置に多く使われているCMOSの論理回路での例である。CMOS論理回路においては、HighレベルからLowレベル、LowレベルからHighレベルのレベル切り替わり時に、N−MOSとP−MOSを貫通して電源からグランドに電流が流れる(貫通電流ループ304)。この貫通電流ループ304は、図に示す出力側のバッファと入力側のバッファ以外に内部の動作(レベル切り替わり)素子全部で発生する。さらに、レベル切り替わりを、素子から素子、バッファからバッファに伝える伝送線路においては信号電流ループ302が発生する。また、これらの電流ループは、CMOS論理回路のみでなく、TTL論理回路等でも同様に発生する。これらの電流ループを図3(b)のモデル図の様に表記する事とする。
【0020】つぎに、図1のLSI8として、2つのLSI8−1,8−2を搭載した場合、この様な動作電流とLSI電源のアイソレーションとの関係を、図4noLSI間等価モデル図を使って説明する。図4において、10はLSI8−1のグランドピン、11は電源ピン、12はLSI8−1と8−2との間の信号配線、203はチップコンデンサ9と静電容量A201もしくは静電容量B202の合成静電容量である総静電容量、303はバッファと内部素子の貫通電流ループ304と内部素子間の信号電流ループ302の合成電流からなるLSIの内部消費電流ループ、8−1は出力側LSI、8−2は入力側LSIである。LSI用グランド電極101とLSI用電源電極102にLSI8−1、8−2が接続され、LSI用グランド電極101とLSI用電源電極102間の総静電容量203とLSI8の間のループを、内部消費電流ループ303が流れる。このループは、B層3C層4間接続ビアホール109とD層5E層6間接続ビアホール110で、基準電位の電源グランドであるB層3銅ベタ103とE層6銅ベタ104に接続されるが、高周波領域ではB層3C層4間接続ビアホール109とD層5E層6間接続ビアホール110のインダクタンス成分によるインピーダンスが大きくなるので、B層3銅ベタ103とE層6銅ベタ104は、LSI用グランド電極101とLSI用電源電極102の高周波ノイズからアイソレートされる。
【0021】ここで重要なことは、総静電容量203が十分な静電容量を持ち、かつLSI8と総静電容量203間のインダクタンス成分が十分に小さいことが必要である。 図1及び図2に示すようにLSI8のバイパスコンデンサとして、チップコンデンサ9をF層7に実装し、静電容量の増加を図るが、リード部品に比べインダクタンス成分が少ないと言え放射ノイズ領域では無視できない。そこでインダクタンス成分を最も少なくできるLSI用グランド電極101とLSI用電源電極102間の静電容量を増強する必要がある。
【0022】また、伝送線路(C層4配線パタン106及びD層5配線パタン107)からの放射を抑制するため最外層に隣接したB層3及びE層6にB層3銅ベタ103とE層6銅ベタ104を設けると、LSI用グランド電極101とLSI用電源電極102間の静電容量が、減少する。本発明では、この静電容量の減少を防ぎ、増強するためにLSI用グランド電極101とLSI用電源電極102を隣接層に移動させている。図2のLSI用グランド電極101とLSI用電源電極102間静電容量B202に比較し、図1の静電容量A201は層間距離が等しいとすると約3倍になる。層の構成でLSI用グランド電極101とLSI用電源電極102を配置する層間距離のみを短くすることも可能であり、6層以上の多層基板の場合も自然に層間距離は短くなるので、効果はさらに顕著になる。
【0023】このようなプリント基板の構成により、電磁放射エネルギーの高い信号電流ループ302は、B層3銅ベタ103とE層6銅ベタ104で囲み、高周波電圧変動の発生源であり高周波成分を多く含む内部消費電流ループ303をB層3銅ベタ103とE層6銅ベタ104からアイソレートすることにより、信号ループのシールド(デファレンシャルモード放射の抑制)と、B層3銅ベタ103とE層6銅ベタ104をモノポールアンテナとした放射(コモンモード放射)の電圧源のアイソレートにより、電磁放射の抑制に大きく寄与できる。
【0024】また、LSI用グランド電極101とLSI用電源電極102間の静電容量が増強されることは、LSI用グランド電極101とLSI用電源電極102のグランドバウンズ及び電源電圧変動をも抑制し、論理回路自体の誤動作余裕度も高まり、動作の高速化、同時切り替えバッファ数の増加にも寄与する。
【0025】本発明の6層基板での一実施例の断面図を図5に示す。図5において、13は出力ピン、14は入力ピン、111はグランド接続ビアホール、112は電源接続ビアホール、113は信号接続ビアホール、である。
【0026】図6にクロック配線周辺の概略図を示す。内部消費電流ループ303をB層3銅ベタ103とE層6銅ベタ104からアイソレートすることによりコモンモード放射は抑制されるが、B層3C層4間接続ビアホール109、D層5E層6間接続ビアホール110、の配置位置を考慮しないと、デファレンシャルモード放射で放射ノイズ量に比例する信号ループ面積の増加を招きかねない。
【0027】これを防ぐために、B層3C層4間接続ビアホール109、D層5E層6間接続ビアホール110、及びグランド接続ビアホール111、電源接続ビアホール112を実装条件上許すかぎりクロック等の放射ノイズエネルギーの大きい信号配線12に近接して配置する必要がある。最適に近接配置するには図6(a)に示すように、クロック等の放射ノイズエネルギーの大きい信号の入力ピン14及び出力ピン13に、隣接もしくは近接してグランドピン10、電源ピン11を配置する方法がある。
【0028】電源−グランド層の内、グランド層の相補型パタンの平面図を図7に示す。
【0029】B層3銅ベタ103とLSI用グランド電極101は、B層3C層4間接続ビアホール109接続用のスペースと境界領域での信号接続ビアホール113のクリアランスを除くと相補的形状を呈する。この相補的形状は、グランド層のみでなく、電源層においても同様である。相補的形状を呈することにより銅ベタの総面積は一定であり、一般の信号配線用の配線チャネルを食いつぶすことなく、高密度の信号配線が可能である。具体的には、図7に示す様にB層3の銅ベタくりぬき部分に、B層3配線パタン114が形成される。E層6においても全く同様である。
【0030】本発明の8層基板での一実施例の断面図を図8に示す。図8において、115はG層銅ベタ、116は高誘電率物質である。このように、LSI用グランド電極101とLSI用電源電極102は、層の中心の隣接層でなく他のどのような隣接層に構成することも可能であり、最外層を使って構成する方法もある。最外層の隣接層を使ってLSI用グランド電極101とLSI用電源電極102を構成する場合、LSI8の直下に構成することにより、LSI8からの直接の放射を抑制する効果がある。また、高誘電率物質116を印刷などの手法によりLSI用グランド電極101とLSI用電源電極102間に構成する事によりさらなる静電容量の増強が可能である。
【0031】図9に6層基板のC層4でのガードパターン例の説明図を示す。一般に信号線からの放射を抑制するために、グランド電位のガードパタンを信号線に隣接して配線する手法がある。(a)に示すように配線するのが一般的であろうが、(b)の様にLSI用グランド電極101の連続でガードパタンを構成することにより配線密度を向上させることができる。
【0032】図10に単一LSIでのデジタル、アナロググランド分離の説明図を示す。図10において、117はデジタルグランドピン、118はアナロググランドピンである。この様に、単一LSIでデジタル回路とアナログ回路の混在したLSIで、例えばアナログ回路がセンシティブな場合は、デジタル回路部分のデジタルグランドピン117はLSI用グランド電極101に接続し、アナログ回路部分のアナロググランドピン118はB層3銅べた103に接続して実装する方法が考えられる。電源についても同様の処理が可能である。
【0033】本発明は、何もLSI8 1個に1対のLSI用グランド電極101とLSI用電源電極102が必ず対応するとは限らず、複数のLSI用グランド電極101とLSI用電源電極102が存在する場合も有る。さらに、同一基板上に電源とグランドの対は何組存在しても良い。
【0034】また、電磁放射エネルギーの高い信号電流ループ302の面積を最小化するために、B層3C層4間接続ビアホール109、及びグランド接続ビアホール111を実装条件上許すかぎりクロック等の放射ノイズエネルギーの大きい信号配線12に近接して配置する以外に、信号配線12のリターン高周波電流のバイパスループをチップコンデンサで構成する手法もある。この場合バイパスループのチップコンデンサ位置は、信号配線12の垂直投影線上が理想である。
【0035】本実施例によれば、実装密度の低下及び製造コストの上昇を伴う事の無い、放射電磁波エネルギーの低いデジタル回路実装基板を提供でき、ひいては安価で放射電磁波エネルギーの低い情報処理装置を提供できる。
【0036】さらに、デジタルIC、LSIの高速スゥィッチング時のグランドバウンズの抑制及び他のデジタルIC、LSIのグランドバウンズの干渉に効果があるので、より高速、高性能な情報処理装置を提供できる。
【0037】
【発明の効果】本発明によれば、実装密度の低下及び製造コストの上昇を伴う事の無い、放射電磁波エネルギーの低いデジタル回路実装基板を提供でき、ひいては安価で放射電磁波エネルギーの低い情報処理装置を提供できる。
【0038】さらに、本発明によれば、デジタルIC、LSIの高速スゥィッチング時のグランドバウンズの抑制及び他のデジタルIC、LSIのグランドバウンズの干渉に効果があるので、より高速、高性能な情報処理装置を提供できる。
【0039】




 

 


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