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発明の名称 半導体記憶装置およびその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−244433
公開日 平成6年(1994)9月2日
出願番号 特願平5−26458
出願日 平成5年(1993)2月16日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 久本 大 / 木村 紳一郎 / 野田 浩正 / 加藤 正高
要約 目的


構成
コントロールゲート500と制御ゲート520を有する半導体記憶装置において、ビット配線200上にフローティングゲート520を形成した構造にする。また、半導体基板上に低抵抗材を堆積しビット配線200に加工する工程と、ビット配線上まで絶縁膜を挾んで積み上げたフローティングゲート500を形成する工程と、その上に制御ゲート520を形成する工程を有する製造方法にする。
特許請求の範囲
【請求項1】半導体基板上に形成された基板と異なる導電型を持つ不純物拡散層よりなるソース,ドレイン領域と絶縁膜を介して前記ソース,ドレイン間の基板表面領域に電界効果を及ぼす、積層された制御ゲートとフローティングゲートよりなる絶縁ゲート型電界効果トランジスタを有し、前記フローティングゲートに蓄積された電荷により情報を保持し、前記制御ゲートからみた電界効果トランジスタの閾値により前記フローティングゲートに保持された情報を読みだす半導体記憶装置において、前記ソース、前記ドレイン領域が前記半導体基板の表面に堆積されたビット配線層に接続され、かつ、該フローティングゲートの少なくとも一部が前記ビット配線層上に配置されていることを特徴とする半導体記憶装置。
【請求項2】請求項1において、前記制御ゲートの配線と前記ビット配線が直交するように配置されている集積半導体記憶装置。
【請求項3】請求項1において、前記フローティングゲートとゲート絶縁膜を挾んで対向する前記ソースと前記ドレイン領域の不純物濃度が異なる半導体記憶装置。
【請求項4】請求項1において、前記ゲート絶縁膜の面積がビット配線パターンに自己整合的に決められている半導体記憶装置。
【請求項5】半導体基板上に素子分離領域を形成する工程と、基板面上にビット配線を形成する工程と、前記ビット配線側面に自己整合的に絶縁膜を形成する工程と、前記ビット配線上に被るようにフローティングゲートを形成する工程と、前記フローティングゲート上に制御ゲートを形成する工程を有することを特徴とする半導体記憶装置の製造方法。
【請求項6】請求項5において、前記ビット配線が、多結晶シリコン、およびシリサイドの積層膜により形成されている半導体記憶装置の製造方法。
【請求項7】請求項5において、前記フローティングゲートがシリコン上のみに選択的に堆積された多結晶シリコンにより形成されている半導体記憶装置の製造方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、メモリセルを安定動作させることができる半導体記憶装置およびその製造方法に関する。
【0002】
【従来の技術】従来技術として、電界効果型トランジスタに2層のゲート電極を用い、下層に配置したフローティングゲートに電荷を蓄積することで記憶を行う素子がある。その素子構造および製造方法については、アイ、イー、ディー、エム '87(iedm'87 )、テクニカル、ダイジェスト、548頁から551頁に記載がある。
【0003】図6に上記従来技術に明らかにされている特徴的断面構造を示す。フローティングゲート520および制御ゲート500が、拡散層電極200のソース,ドレイン電極間のチャネルに電界効果を及ぼす2層のゲート電極となっている。フローテイングゲート520に電荷を蓄積することで、情報が保持されている。
【0004】
【発明が解決しようとする課題】しかし、従来例の構造では、拡散層200をビット配線として用いており、大きな配線抵抗が付く問題がある。このため、ビット配線のドライバ近くに位置するメモリセルと遠い位置のセルでは拡散層電極電位が大きく異なり、メモリセルの動作がセルの場所により異なる問題を生じる。また、この抵抗はアクセス時に大きな遅延を引き起こす原因となっている。この拡散層は、メモリセルトランジスタのソース,ドレイン拡散層電極でもあるため、抵抗を低減するために深い拡散層を形成すると、トランジスタ特性を大きく劣化させる問題を生じる。
【0005】また、この製造方法では、制御ゲートとフローティングゲート間の容量(Cc)の面積と、フローティングゲートとチャネル間の容量(Cf)の面積がほぼ等しくなり、Cc/Cfを大きくすることが困難である。Cc/Cfが小さいと、制御ゲートによるフローティングゲートを介したチャネルの制御性が悪くなる問題を引き起こす。
【0006】本発明の目的は、ビット配線抵抗が小さく、各メモリセルに安定したバイアスを与えることができ、Cc/Cfを大きくすることが容易な半導体記憶装置を提供することにある。
【0007】
【課題を解決するための手段】上記目的を達成するために、例えば、図1に記載されているように、フローティングゲート520と制御ゲート500を有する半導体記憶装置において、ビット配線200上にフローティングゲート520を形成した構造にする。
【0008】また、半導体基板上に低抵抗材を堆積しビット配線200に加工する工程と、ビット配線上まで絶縁膜を挾んで積み上げたフローティングゲート520を形成する工程と、その上に制御ゲート500を形成する工程を有する製造方法にする。
【0009】
【作用】堆積した低抵抗材によるビット配線層のため拡散層に比べ抵抗を小さくすることができる。また、フローティングゲートをビット配線上まで広げて形成する工程により、Cfを決める底部面積に比べ、Ccを決める上部面積を大きくすることができ、容易にCc/Cfの大きな半導体記憶装置を形成することができる。
【0010】
【実施例】図1,図2は本発明の基本的な素子構造を表わす素子の断面図である。また、図3は基本的な平面配置を示す各層の配置図である。図1,図2はそれぞれ図3A−AおよびB−Bでの断面を示したものである。図4,図5は、等価的な記号を用いて、セルの代表的アレイ配置を示したものである。
【0011】図1において、ビット配線は高濃度に不純物をドーピングすることで導電化した多結晶シリコン層200とタングステンシリサイド層205の積層構造で構成されている。また、基板中には、不純物拡散層210ができ、ビット配線と重なっている。フローティングゲート520は、ビット配線間に配置し、ビット配線上に積み上げる形で加工される。このため、フローティングゲートの底部の面積は、ビット配線間のスペースにより決められ、側面に形成されたスペーサにより極めて小さなものとすることができる。これに対して、上面はビット配線上まで拡がっているため、底部の面積に拘らず大きな面積を確保することができている。
【0012】以下、メモリセルアレイの一部を取りだして示した図7から図14を用いて、本発明構造の製造方法を説明する。本発明では、素子分離領域,ビット配線,ゲート配線の配向を簡明に示すため、これらの図では、それらの層の積層構造等は省略している。
【0013】図7に示すように、P型シリコン単結晶基板110表面にイオン打ち込み法および熱処理を加える既知の工程により、1017cm-3のボロンを含む深さ3μmの表面層120を形成する。熱酸化により10nmの酸化膜を形成後、シリコン窒化膜をCVD(Chemical Vapor Deposition)法により100nm堆積したのち、既知のホトレジスト法によるパターニングおよびレジストをマスクとした基板面に垂直方向へ異方的にエッチングするRIE(reactive ion etching)法を用いてシリコン窒化膜,酸化膜およびシリコン基板をエッチングして深さ500nmのシリコン溝を形成する。図中積層構造を省略して示した。
【0014】図8に示すように、シリコン表面に厚さ10nmの熱酸化膜を形成してから、CVD法により100nmのシリコン酸化膜を堆積し、さらに熱流動性を持つBPSG(ボロン,リン,ドープト,ガラス)を100nm堆積し900℃の熱処理により流動化させた後、基板面に垂直にRIE法を用いてエッチバックする。さらにCVD法により500nmのシリコン酸化膜を堆積したのち、化学機械的研磨により、溝上部のシリコン窒化膜表面までシリコン酸化膜をエッチングする。シリコン窒化膜ウェットエッチングにより除去することにより、素子分離領域の溝をシリコン酸化膜で埋めた構造を持った、ほぼ平坦な基板を形成する。
【0015】図9に示すように、基板上にリンを高濃度にドーピングし導電化した多結晶シリコン60nm,タングステンシリサイド膜100nm,シリコン酸化膜100nmをCVD法およびスパッタ法により堆積する。ホトレジスト法を用いてパターニングし、積層膜をRIE法によりビット配線200に加工する。熱処理を加えることで、多結晶シリコン層よりリンを基板中に拡散させ、拡散層210(図1参照)を形成する。図中ビット配線は積層構造を省略して示した。
【0016】図10に示すように、ビット配線をマスクにシリコン基板120を100nmエッチングする。CVD法により30nmのシリコン酸化膜を堆積し、RIE法により異方的にエッチングしてビット配線等の側面にシリコン酸化膜スペーサ922を形成する。
【0017】図11に示すように、基板面に対して、矢印で示す方向(図3の縦方向)に傾けて、砒素を20keVの加速電圧で5×1014cm-2イオン打ち込みする。斜方からのイオン打ち込みのため、ビット配線がマスクとなり、ビット配線の片側のみに拡散層230が形成される。
【0018】図12に示すように、基板面に対して、矢印で示す図11とは逆方向に傾けて、砒素を20keVの加速電圧で1×1013cm-2イオン打ち込むことで、拡散層210と以下に形成されるゲート電極がオフセットすることを防ぐことができる。もちろん210の拡散距離を制御することで、拡散層電極232の形成工程は省略できる。図1では上記電極232は省いて示している。
【0019】図13に示すように、熱酸化により3nmのゲート酸化膜910を形成後、CVD法により100nmの多結晶シリコンを堆積し、リンを高濃度にドーピングすることで導電化する。ホトレジスト法によりビット配線方向のライン状にフローティングゲート520を加工する。
【0020】図14に示すように、フローティングゲートの多結晶シリコン表面に熱酸化膜および、CVD法によるシリコン窒化膜の積層絶縁膜920をシリコン酸化膜厚に換算して6nm形成する。高濃度にリンをドーピングし導電化した多結晶シリコン100nm,タングステンシリサイドを100nm,シリコン酸化膜100nmを堆積する。ホトレジスト法によりワード線500をパターニングした後、RIE法により積層膜をエッチングし、フローティングゲート520を連続してエッチングすることでワード線方向の加工を行い本発明によるメモリセルの基本構造を形成する。
【0021】以下、従来技術と同様に層間絶縁膜および金属配線層を適切に配置することで、集積半導体記憶装置を得ることができる。
【0022】この半導体記憶装置では、メモリセルトランジスタのビット配線が多結晶シリコンとタングステンシリサイドの積層構造で形成されているため、拡散層を用いる場合に比べ極めて抵抗を小さくすることができる。また、従来技術による拡散層ではメモリセルトランジスタのソース,ドレイン電極を兼ねているため、抵抗低減のために深い拡散層を形成することはできなかった。本構造では、抵抗低減には、積み上げる厚さを増したり、低抵抗材にチタンシリサイドやコバルトシリサイド等を用いれば良く、トランジスタ特性に影響することなくビット配線抵抗低減を更に図ることができる。
【0023】次に、メモリセル動作について図4を用いて説明する。従来構造では同一のワード線,ビット配線につながる二つのセル(図中ハッチング)はビット配線に対称に形成されている。また、この従来技術では、アバランシェ現象を用いてフローティングゲートへの書き込み(書き換え)が行われている。アバランシェ現象を引き起こすには、チャネルに高い電界を発生させる必要があり、ビット配線間に高い電位差を掛ける必要がある。
【0024】例えば、前述の従来例では、ワード線およびドレインとなるビット配線に12.5Vを与え、ソースとなるビット配線を0Vに設定することが考えられている。このとき、対になっているセルの情報を破壊しないためには、もう一端のビット配線電位を、0Vと12.5V の中間電位に立ち上げ、書き換えが起こらないようにする必要があり、この電位設定が大きな課題となる。
【0025】本発明の構造では、図11(図12)の工程により、ビット配線に対して非対称に拡散層電極が形成されている。即ち、高濃度の拡散層230がゲート絶縁膜を挾んで大きくフローティングゲートと対向している。そのため、例えば、同一のビット配線を共有するセルであっても、例えば、ビット配線とフローティングゲート間に3Vの電位差を設定すると、230を持つ側のセルでは、フローティングゲートと230間の電界により、ゲート絶縁膜910をキャリアがトンネルすることでフローティングゲート中の電荷量が変化するが、230を持たないセルでは、ゲート絶縁膜には高電界が生じないため、トンネル現象は起きず、電荷量は保持される。この差を利用することで、対のセルに対しても任意の書き込みを行うことができる。また、本発明の構造では、ビット配線は極めて低抵抗化されているため、メモリセルのソース,ドレインに正確なバイアスを加えることが可能である。
【0026】以下に代表的なメモリセルのオペレーション法を示す。ここで拡散層230をドレインと呼び、チャネルを形成する対の拡散層をソースとする。
【0027】(フローティングゲートへの電子の注入書き込み)ワード線を5V,ドレインを0V、その他のワード線およびビット配線を0Vにすることで、ドレインからフローティングゲートに電子を注入する。もちろん、他のビット配線やワード配線を5Vにすることで、一斉に書き込むこともできる。
【0028】(フローティングゲートから電子を放出書き込み)ワード線を−2V,ドレインを3V、その他のワード線およびビット配線を0Vにすることで、フローティングゲートからドレインに電子を放出させる。ここでも前述と同様に一斉に書き込むことができる。
【0029】これらの書込動作により記憶保持情報を重ねて書き直すリフレッシュ動作を高速に行うことができる。
【0030】(読み出し)ワード線を1V,ドレインを3V,他を0Vに設定し、ソース,ドレイン間のチャネルの有無により情報を判別する。図5に示すようにビット配線デコーダをアレイ中央に配置し、上下のビット配線間に差動アンプを働かせることで、読みだすことができる。即ち、フローティングゲートの電子が放出され、制御ゲートによるセルトランジスタの閾値が低い時、読み出し動作時に、セルトランジスタがオン状態となる。このとき、対ビット配線に比べセルにつながるビット配線の電位が高くなり、チャネルがオン状態にあることを読みだすことができる。
【0031】実施例1とは逆に図15に示すようにCc/Cfを大きくするため、フローティングゲート520を凸状に形成することができる。ゲート酸化膜910まで実施例1と同様に形成した後、不純物を高濃度にドーピングして導電化した多結晶シリコンをCVD法により堆積したのち、RIE法によりエッチバックし、ビット配線と素子分離領域に囲まれた溝中に多結晶シリコンをつめ込む(図16)。次に、CVD法を用いて、シリコン上のみに選択的にシリコンを成長させることで、凸型のフローティングゲート522を形成する(図17)。
【0032】また、図18に示す様に、ビット配線形成後、深い溝を形成することで、チャネル長の長いセルトランジスタを形成することができる。この構造では、チャネルが大きいため、フローティングゲートと230を十分にオーバーラップさせた構造を得ることができる。230の形成は、実施例1と同様に斜めからのイオン打ち込みの他、ビット配線形成前に、ストライプ状に垂直にイオン打ち込みすることでも形成することができる。
【0033】上記実施例では、溝型の素子分離領域を用いているが、既知のLOCOS法により素子分離領域を形成することができる。
【0034】
【発明の効果】本発明の半導体記憶装置を用いることにより、安定したセル動作をする、遅延時間の短いメモリを得ることができる。さらに、制御性の良いメモリを容易に形成することが可能になる。




 

 


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