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発明の名称 半導体装置およびその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−244415
公開日 平成6年(1994)9月2日
出願番号 特願平5−27730
出願日 平成5年(1993)2月17日
代理人 【弁理士】
【氏名又は名称】薄田 利幸
発明者 木村 紳一郎 / 久▲禮▼ 得男 / 野田 浩正
要約 目的
溝ゲート型MOSFETと通常構造MOSFETの両者の長所を有する微細なMOSFETを提供する。

構成
半導体基体に形成された溝内に形成されたゲート電極は、上記溝の側部に形成されたゲート絶縁膜を介して、半導体基板とは逆の導電型を有する半導体領域と接し、当該半導体領域は、当該半導体領域の表面領域に形成された低抵抗の導電層を介して、ソース、ドレイン電極と電気的に接続される。
特許請求の範囲
【請求項1】半導体基体表面領域内に、所定の間隔で介して配置された上記表面領域とは逆の導電型を有する複数の半導体領域と、隣接する当該半導体領域の間の上記半導体基板に形成された溝と、当該溝の内面に沿って形成されたゲート絶縁膜と、当該ゲート絶縁膜を介して上記溝を充填する導電性物質からなるゲート電極を具備し、当該ゲート電極は、上記溝の側部に形成された上記ゲート絶縁膜を介して上記半導体領域と接し、当該半導体領域の表面領域には高導電性層が形成されている半導体装置。
【請求項2】上記半導体領域は、第1の領域および当該第1の領域と同じ導電型を有し、当該第1の領域より不純物濃度が高い第2の領域を含み、上記ゲート電極は、上記溝の側部に形成された上記ゲート絶縁膜を介して上記第1の領域と接し、上記高導電性層は上記第2の領域の表面領域に形成されていることを特徴とする請求項1記載の半導体装置。
【請求項3】上記導電性層は、シリコンと金属の化合物であることを特徴とする請求項1若しくは2に記載の半導体装置。
【請求項4】上記金属はタングステン、ニッケル、コバルト、チタンおよびモリブデンからなる群から選ばれることを特徴とする請求項3に記載の半導体装置。
【請求項5】上記半導体領域は、第1導電型を有する複数の領域と、当該第1導電型とは逆の第2導電型を有する複数の領域からなることを特徴とする請求項1から4のいずれかに記載の半導体装置。
【請求項6】上記ゲート電極は、多結晶シリコン、タングステンおよびモリブデンからなる群から選択された材料からなることを特徴とする請求項1から5のいずれかに記載の半導体装置。
【請求項7】上記溝の下方の上記半導体基板内には、当該半導体基板と同じ導電型を有する不純物ドープ層が形成されていることを特徴とする請求項1から6のいずれかに記載の半導体装置。
【請求項8】上記ゲート電極は、上記溝内から上記半導体基板の主表面上に突出し、当該主表面上に突出された上記ゲート電極の側部上には側壁絶縁膜が形成されていることを特徴とする請求項1から7のいずれかに記載の半導体装置。
【請求項9】第1導電型を有する半導体基板の主表面上に第1の酸化シリコン膜、窒化シリコン膜および第2の酸化シリコン膜を積層して形成する工程と、当該第1の酸化シリコン膜、窒化シリコン膜および第2の酸化シリコン膜の所定部分をエッチして開口部を形成する工程と、当該開口部を介して露出された上記半導体基板をエッチして溝を形成する工程と、当該溝の内面に絶縁膜を形成する工程と、導電性膜を全面に形成した後、不要部分を除去して上記溝内に残す工程と、上記半導体基板とは逆の導電型を有する不純物をイオン打込みして、上記半導体基板の表面領域内に第1の半導体領域を形成する工程と、上記ゲート電極の側部上に絶縁膜を形成した後、上記半導体基板とは逆の導電型を有する不純物をイオン打込みして、上記半導体基板の表面領域内に上記第1の半導体領域より高い不純物濃度を有する第2の半導体領域を形成する工程と、当該第2の半導体領域の表面に高導電層を形成する工程と、当該高導電層と電気的に接続されたソース、ドレイン電極を形成する工程を少なくとも含むことを特徴とする半導体装置の製造方法。
【請求項10】第1導電型および当該第1導電型とは逆の第2導電型を有する領域を、上記半導体基板内にそれぞれ複数個形成した後、当該第1および第2導電型を有する領域に、上記溝がそれぞれ形成されることを特徴とする請求項9に記載の半導体装置の製造方法。
【請求項11】上記導電性膜を溝内に残す工程は、当該導電性膜を全面に形成した後、有機樹脂膜を全面に形成して表面を平坦化し、全面エッチングすることによって行なわれることを特徴とする請求項9若しくは10に記載の半導体装置の製造方法。
【請求項12】上記ゲート電極の側部上に絶縁膜を形成する工程は、当該絶縁膜を全面に形成した後、全面異方性エッチングすることによって行なわれることを特徴とする請求項9から11のいずれかに記載の半導体装置の製造方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は半導体装置およびその製造方法に関し、詳しくは、素子寸法を微細化したときに顕著に現われる、例えばしきい電圧の低下やパンチスルーなど、性能劣化現象を、効果的に抑制することが出来る、MOS型電界効果半導体装置およびその製造方法に関する。
【0002】
【従来の技術】シリコンを用いた集積回路の代表例であるダイナミック・ランダムアクセス・メモリ(DRAM)は、現在、0.8ミクロンの技術を用いて、4メガビットDRAMの量産が行われており、次世代の0.5ミクロン技術を使用する16メガビットDRAMも、小規模ながら量産化が始まっている。今後も、微細化技術の進歩にともなって、半導体素子の寸法が縮小され、集積度の向上が実現されるのは間違いない。
【0003】しかし、半導体素子の微細化は、単に寸法の縮小だけで達成されて来たものではなく、寸法の縮小にともなって顕著になる、短チャネル効果や、パンチスルー現象など好ましくない現象を、効果的に抑制してきた結果でもある。この際の指針となったのが比例縮小則であり、これに従って、寸法の縮小とともに、基板濃度を増加させ、ゲート酸化膜を薄くし、かつ、ソースドレインの拡散層を浅くすることが行なわれた。今後も半導体素子、特にMOS型電界効果素子を微細化して行くためには、この比例縮小則に従わざるを得ないが、比例縮小則に従ってさらに微細化を進めるには、いくつかの阻害要因が明らかになりつつあることも事実である。
【0004】例えば、ゲート酸化膜の薄膜化は、トンネルリーク電流で決まる限界があり、3〜4nm程度より薄くするのは困難であるとされている。また、ソース、ドレイン領域の深さも、現状のイオン打ち込みで形成している限り、接合を浅くするには限界があり、例えば、砒素を用いてn型の拡散層を作る場合、深さ50nm以下を実現するのは困難である。p型領域を作るために用いられるボロンは、拡散係数が大きいため、浅い接合を実現するのはさらに難しく、深さ100nm程度が限界と言われている。
【0005】基板濃度を上昇させれば、ソース、ドレイン領域からの空乏層の延びは、濃度が薄いときに比べて小さくなるので、それに応じて素子の寸法を小さくすることができる。しかし、基板全体の濃度を高くしたのでは、しきい電圧の上昇、拡散層と基板の間に形成される接合容量の増大などを招き、素子特性を劣化させる原因となる。
【0006】ドレイン領域からの空乏層の延びは、ゲート電極から離れた基板内部を広がって行くために、これを抑えるには、基板内のある深さの領域の濃度のみを高くすればよい。そのため、従来は、図3に示したように、ソース、ドレイン拡散層12、14の端部付近の深さに不純物濃度のピークを持つた不純物層9を形成して空乏層の延びを抑え、かつ、基板1の表面は低濃度に維持することによって、しきい電圧の上昇を制御してきた。この方法によって、ゲート電極寸法が0.3μm程度までは、短チャネル効果の抑制と、低しきい電圧化を両立させることができた。特に、しきい電圧を低くすることは、素子寸法の微細化にともなって、電源電圧を低下させなければならないことを考慮すると、素子の性能向上にとって非常に有効である。
【0007】この構造でさらに微細化を実現しようとすると、不純物層9内の不純物濃度の深さ方向における分布をさらに急峻にし、しかもピーク位置を表面に近づけなければならない。これは、微細化にともなって拡散層12、14も浅くなり、空乏層の張り出す領域がより表面に近づくからである。しかし、不純物層9内の不純物の深さ方向における分布は、イオン打ち込みの特性に従って定まるため、表面を低濃度に保ちながら、基板内部の所定深さの濃度のみを高くするのは不可能であり、不純物層9のピーク位置を基板1の表面に近づけると、それにともなって基板1の表面濃度も上昇してしまう。
【0008】そのため、素子の寸法をさらに小さくして、集積密度を大きくするためには、単に基板の不純物濃度分布を調整するだけではなく、ドレイン領域からの空乏層の延びを、構造的に抑制できる構造を有する半導体装置が必要になる。
【0009】なお、図3において、符号2は素子分離酸化シリコン膜、9は不純物層、10はゲート酸化シリコン膜、11はゲート電極、12、14は拡散層、13はゲート電極の側壁絶縁膜、15はシリサイド層、16は層間絶縁膜、17はコンタクト孔、19は配線金属を、それぞれ表わす。
【0010】このような構造を有する半導体装置の候補の一つが、特開昭50−8483に提案されている。これは、基板に形成された溝の周辺をチャネルとした、溝ゲート型のMOSFETであり、図4に、このような半導体装置の一例の断面構造を示した。ただし、図4に示した構造は、上記特開昭50−8483に記載された構造と全く同じではなく、図3に示したMOSFET構造との類似性を示すために、ゲート電極11のみを溝ゲート型に変えて示されている。
【0011】このような溝を形成することによって、ゲート電極の平面的な寸法を変えることなしに実効的な寸法を長くすることができる。また、ソース、ドレイン拡散層領域12、14が溝ゲートで完全に分離された構造になるため、ドレイン領域からの空乏層の延びが抑制され、図3に示した従来型のMOSFETに比べて、短チャネル効果が起こり難いという利点が生ずる。このため、図3に示した従来の半導体装置に比べて、基板内部の不純物層9をあまり高濃度にすることなく、すなわち、しきい電圧の上昇や寄生容量の増加を招くことなしに、従来以上に短チャネル効果を抑制出来る。
【0012】このように、上記溝ゲート型MOSFETは、基板濃度の上昇に頼らずに短チャネル効果を抑制するための、最も有力な候補であると言える。しかし、図4に示したような、単純に溝を形成しただけの構造では、上記のように、実効的なゲート寸法が長くなるため、ゲート容量が大きくなって電流が減少し、回路を構成したときの遅延時間が増大してしまう。また、溝ゲートの角の部分では、電界集中のためにチャネルが生じ難く、ドレイン電流が少なくなる。これでは、寸法を小さくすることによって、回路性能を向上させてきた半導体装置の利点を失うことになり、微細化する意味がなくなってしまう。
【0013】この問題を解決するための、他の溝ゲート型MOSFETの例が、例えば特開昭60−124874および特開昭62−35570に開示されている、図5に、このような積み上げ拡散層を有するMOSFETの一例を示す。なお、図5は、必ずしも、これら従来のMOSFETの構造をすべて正確に表わしたものではなく、一部変形して示してある。
【0014】図5に示したMOSFETにおいて、素子分離酸化シリコン膜2を有する半導体基板1上に、シリコン膜からなる積み上げ拡散層14’が形成され、これによって基板内部の拡散層12、14と配線層18が、シリサイド膜15を介して互いに接続されている。このMOSFETの製造方法の要点を簡単に説明する。
【0015】本MOSFETにおいて最も重要な部分は、上記半導体基板上に形成されたシリコン膜からなる積み上げ拡散層14’である。この積み上げ拡散層14’を二つに分離する際に、半導体基板の一部を露出させ、この部分にあらかじめ不純物をイオン打ち込みして、拡散層を形成しておく。上記積み上げ拡散層14’の側壁上に絶縁膜13を形成した後、導電性材料を埋め込んでゲート電極が形成される。そのため、ゲート電極11と積み上げ拡散層14’が互いに絶縁され、さらに、ゲート電極11の幅は、対向する積み上げ拡散層14’間の距離よりも側壁絶縁膜13の厚さだけ狭くなり、ホトリソグラフイ限界以下の微細な幅を有するゲート電極11が形成できる。
【0016】上記側壁絶縁膜13を形成した後、上記ゲート電極11の形成に先立ち、基板1の露出された部分をエッチして溝を形成して、あらかじめ基板1の表面領域内に形成されてある上記拡散層を二つに分離し、ソース、ドレイン12、14を形成する。
【0017】図4に示したの溝ゲート型MOSFETとの違いは、拡散層をあらかじめ形成しておき、その後で形成された溝によって二つに分離する点であり、そのため、溝の側壁は基板1の内部で拡散層12、14に接している。また、溝の深さを制御することによって、溝内におけるゲート電極の端部から拡散層12、14の端部までの距離を、容易に所望の値にすることができる。
【0018】このような積み上げ拡散層を有する溝ゲート型MOSFETを用いると、短チャネル特性がすぐれているという、溝ゲート型MOSFETの特長を損なうことがない。しかも、ソース、ドレインと配線層とのコンタクトを、基板上に形成された上記積み上げ拡散層の上で取ることができるため、基板内部における拡散層の面積を、図3、4に示したMOSFETより小さく出来る。さらに、空乏層の延びを抑えるための不純物層9を、対向する積み上げ拡散層の間の隙間の下方のみに形成することができるので、拡散層容量を低減することができる。また、金属電極を形成した後に、拡散層を作るためのイオン打ち込みおよびそれに続くアニール工程がないため、多結晶シリコンよりも抵抗がはるかに小さい金属を、ゲート電極11に使用できる。
【0019】
【発明が解決しようとする課題】上記のように、図5に示した、積み上げ拡散層を有する溝ゲート型のMOSFETは、微細化と高性能化が両立できる構造であり、ギガビットメモリが必要とする、0.1μmレベルのMOSFETをも実現できる可能性を有しているが、積み上げ拡散層構造に起因するいくつかの問題を抱えているのも事実である。
【0020】第1の問題は、積み上げ拡散層14’が、半導体基板上に堆積されたがシリコン膜から形成されるため、このシリコン膜の不要部分をエッチして、互いに分離されたソース、ドレイン積み上げ拡散層14’を形成する際に、同じ材質である半導体基板1の表面もエッチされてしまうことである。しかも、このシリコン膜は多結晶であるため、表面には結晶粒に由来する凹凸が存在し、この凹凸が上記シリコン膜をパターニングする際に、半導体基板1の表面に転写されてしまう。その結果、半導体基板1の表面に損傷が生ずるだけではなく、凹凸によってキャリアの移動度が低下してしまう。
【0021】第2の問題は、積み上げ拡散層への不純物導入である。シリコン膜14’に不純物をイオン打ち込みして、熱処理で不純物を基板に拡散させるのであるが、この際、同一伝導型の半導体装置を作るだけならばあまり問題はないが、通常はCMOS(Complementary MOS)構造にするために、シリコン膜14’にはリン、ボロン、砒素など、異なる不純物を、異なる場所にそれぞれ打ち込む必要がある。このため、すべての不純物にとって最適な分布を与える熱処理温度と時間を設定するのは非常に困難である。たとえば、p型のMOSFETでは不純物としてボロンを打ち込むが、n型不純物である砒素よりはるかに拡散しやすいため、p型MOSFETの溝ゲートを形成する際には、溝を深くしなければならない。しかし、溝を深くすると、リーク電流の増加など好ましくない影響が生じてしまう。
【0022】第3の問題は、積み上げ拡散層14’中に含まれる不純物が、素子分離領域の端部で基板内にもぐり込んでしまうという現象である。素子分離酸化シリコン膜2の成長には、通常、周知の選択酸化法が用いられるが、この方法によって形成された酸化シリコン膜は、いわゆる鳥のくちばし状に、活性領域に向かって薄くなっている。このため、積み上げ拡散層14’内に導入された不純物が拡散し、素子分離酸化シリコン膜2の下にもぐり込んで、溝ゲートが形成された後も、この不純物が素子分離酸化シリコン膜2の端部に残ってしまう。これではソース、ドレイン12、14が互いにつながってしまい、MOSFETとして動作しなくなる。
【0023】第4の問題は、積み上げ拡散層の抵抗の問題である。積み上げ拡散層14’であるシリコン膜は有限の膜厚を有しており、図5に示したように、その上にシリサイド層15を形成しても、膜厚に依存した拡散層抵抗が存在する。図3、4に示したMOSFETでは、シリサイド層15を基板内に形成しているので、拡散層抵抗が低減されるが、積み上げ拡散層型MOSFETでは,この効果は期待できない。また、シリサイド層を先に形成すると、シリサイド層に含まれる金属の影響のため、その後においてゲート酸化など、清浄な雰囲気が要求されるプロセスを行なうのが困難になる。
【0024】
【課題を解決するための手段】上記のように、積み上げ拡散層型のMOSFETはいくつかの優れた特長を有してはいるが、構造に起因した課題も多く存在する。
【0025】上記積み上げ拡散層型のMOSFETのうち、将来の超微細MOSFET、たとえば、ゲート寸法が0.1μm、もしくは、それ以下のMOSFETを実現するのに必要な要件と思われるのは、ゲート電極が溝型である点のみであり、積み上げ拡散層はそれを実現するための手段の一つに過ぎない。むしろ、積み上げ拡散層に起因する問題が多いので、拡散層は従来のように基板内にした方が、これらの問題を避ける点から好ましく、さらに、この構造の方が、シリサイド層による低抵抗化が実現されて有利である。
【0026】本発明の半導体装置は図1に示した構造を有している。このような本発明の構造上の特徴は、溝内に形成されたゲート電極11がゲート絶縁膜10を介して拡散層12、14と接し、さらに、積み上げ拡散層を用いずに、高導電層15によって拡散層12、14とのコンタクトを形成していることである。溝ゲート構造を実現するために、基板1に溝が形成されているが、ゲート電極11の寸法は溝の寸法(図1で示した断面の寸法)とほぼ同じである。
【0027】図5に示した従来の溝ゲート型MOSFETとの大きな違いは、図5に示した構造では、上記のように積み上げ拡散層が用いられているのに対し、本発明では、基板内に形成されたシリサイド層15によってソース、ドレインのコンタクトが取られており、積み上げ拡散層を有していない点である。また、図4に示した構造との違いは、本発明では、ソース、ドレイン12、14が溝の側部と接しているのに対し、図4に示した構造の場合は、両者が接触せずに互いに離間していることである。
【0028】このような本発明の構造を実現するためには、いくつかの自己整合プロセスが用いられるが、製法においても、上記従来の場合とは著しく異なっている。すなわち、図5に示した従来の構造を形成する際には、上記のように、拡散層12、14を形成した後にゲート電極11を形成したが、本発明では、通常のMOSFETを形成するのと同様に、ゲート電極11を形成した後に、イオン打ち込みを行なって拡散層12、14を形成しており、図5に示した場合とは逆である。ゲート電極を溝型としたにもかかわらず、通常の方法で拡散層12、14を形成できるのは、後記のような自己整合プロセスを用いたためである。
【0029】
【作用】本発明によれば、従来型MOSFETおよび従来の溝ゲート型MOSFETの有する上記問題を解決し、両者の長所のみを有する半導体装置が形成される。
【0030】まず、溝ゲート型MOSFETの有する利点として,上記のように、溝ゲートの角に発生する電界によって、ドレイン領域からの空乏層の延びが抑えられ、短チャネル特性が改善される。基板の濃度を増加させることなしに、空乏層の延びを抑えることができるので、しきい電圧の上昇、拡散層容量の増加およびキャリア移動度の低下などを防ぐことができる。これらの効果は、溝ゲートに起因するドレイン電流の減少という不利益を相殺することができ、微細化と性能向上を、例えば0.1μmという寸法領域においても両立させることができる。
【0031】また、従来型MOSFETと同じ拡散層構造を有しているので、ゲート電極を形成した後に、イオン打ち込みによって拡散層が自己整合で形成される。そのため、CMOSを構成するのが容易であり、かつ、従来のプロセスを用いて、シリサイドによる低抵抗化を行なうことができる。さらに、従来の溝ゲート型MOSFETと異なり、あらかじめ拡散層を形成しておくことがないので、素子分離端でのリーク電流発生という上記問題は生じない。
【0032】図2に、本発明の半導体装置を用いたCMOSインバータの断面構造の一例を示した。
【0033】
【実施例】〈実施例1〉本発明の第1の実施例を、図6〜図12を用いて詳細に説明する。
【0034】まず、図6(A)、(A´)に断面形状および平面形状をそれぞれ示したように、周知の選択酸化法を用いて、半導体基板1に、素子分離酸化シリコン膜2を形成した。具体的には、半導体基板1の表面に厚さ20nm程度の酸化シリコン膜を成長させ、さらに、その上に膜厚約100nmの窒化シリコン膜を周知の低圧気層成長法で堆積した後に、この窒化シリコン膜を所望の形状に加工した。周知のイオン打込み法を用いて、半導体基板1の、上記窒化シリコン膜が形成されていない領域に、BF2を加速電圧60KeV、ドーズ量5x1013/cm2という条件でイオン打込みした。次に、1100℃、10分間の熱処理を行い、打込まれたボロンを基板1の内部に拡散させて、チャネルストパとなる不純物層3を形成した。
【0035】水蒸気を含んだ雰囲気中で、1100℃、30分間酸化し、窒化シリコン膜で被われていない半導体基板1の表面に、厚さ約300nmの酸化シリコン膜2を形成した。選択酸化のマスクとなった窒化シリコン膜を、180℃程度に加熱した燐酸溶液で除去し、さらに、窒化シリコン膜に形成されている酸化シリコン膜をフッ酸溶液で除去して、図6(A´)に示したように、分離酸化シリコン膜2によって活性領域を包囲した構造を形成した。なお、上記打込まれたボロンは、酸化シリコン膜2の下面に沿って基板1の内部に拡散し、上記不純物層3が形成される。
【0036】次に、図6(B)に示したように、半導体基板表1の面に厚さ5nm程度の酸化シリコン膜4を周知の熱酸化法によって形成し、さらにその上に、厚さ30nmの窒化シリコン膜5および厚さ150nmの酸化シリコン膜6を、周知の化学気相蒸着法(CVD法)によって形成した。
【0037】基板1の表面に、ホトレジスト膜7を塗布法によって形成し、周知の光リソグラフィ法を用いて不要部分を除去して、図6(C)、(C´)に示したように一対の島状に分離した。本実施例では、このホトレジスト膜の分離7を、位相シフト法によって行なった。位相シフト法とは、例えば図6(C)、(C´)に示したホトレジストパターン7のように、一対の島状パターンを形成する際に、左右のレジスト膜に照射される光の位相を180℃逆転させる周知の方法である。中心部に光強度がゼロになる領域ができるために、非常に微細なスペースでホトレジスト膜が互いに分離される。本実施例では、入射光に365nmのi線を使用し、0.15μmのスペースを得た。このホトレジスト膜7をマスクに用い、周知のドライエッチ法によって酸化シリコン膜6の露出された部分をエッチして、図6(C)、(C´)に示したようにこの酸化シリコン膜6を互いに分離した。この際、酸化シリコン膜6と窒化シリコン膜5はエッチング速度が著しく異なるので、窒化シリコン膜5は10nm程度エッチされるのみで、エッチングの進行をこの窒化シリコン膜5で停止させることができる。この窒化シリコン膜5は、後の工程で酸化シリコン膜6を除去する際に、素子分離酸化シリコン膜2がエッチされるのを防ぐマスクとなるので、酸化シリコン膜6をパターニングする際に、完全に除去されることは、避けなければならない。このときの状態を上方から見ると、図6(C´)に示したように、基板表面を被う窒化シリコン膜5とホトレジスト膜7の表面が観察される。
【0038】次に、ゲート電極を形成するための溝を、基板1に形成する工程に入る。まず上記ホトレジスト膜7を除去したした後、図7(A)に示したように、ホトレジストパターン7´を形成して、対向する一対の酸化シリコン膜6の間の隙間を露出させた。ここで使用されるホトレジストパターン7´は、隙間の全体を露出できる、大きな開口部を有するものでよい。このホトレジストパターン7´をマスクに用いて、窒化シリコン膜5の露出された部分を周知のドライエッチング法によって除去した。この際、基板1の表面上に成長されてある酸化シリコン膜4によってエッチングの進行が停止し、基板1の損傷は防止される。この工程においても、図7(A’)に示したように、活性領域と素子分離酸化シリコン膜2の境界上の窒化シリコン膜5も除去される。
【0039】次に、図7(B)に示したように、酸化シリコン膜4の露出された部分ををフッ酸溶液によって除去した。このようにすることによって、半導体基板1の表面に損傷を与えることなしに、表面上に積層して形成された絶縁膜をパターニングすることができる。しかし、この際、酸化シリコン膜6の露出された部分もエッチされるので、エッチング時間を制御して過度のエッチングを避ける。
【0040】図7(C)に示したように、上記酸化シリコン膜6および窒化シリコン膜5をマスクにして、半導体基板1の露出された部分を周知のドライエッチング(RIE)によってエッチし、深さは50nmの溝を形成した。
【0041】上記ドライエッチングにともなう汚染などを、周知の表面洗浄法で除去した後に、周知の熱酸化法を用いて、上記溝の内面に、膜厚10nm程度の酸化シリコン膜8を、図8(A)に示したように形成した。この酸化シリコン膜8は、この溝を形成する際に生じた損傷の除去と、次の工程において行なわれる、イオン打ち込みによる溝の汚染防止のために設けられた、いわゆる、犠牲酸化シリコン膜である。
【0042】次に、図8(B)に示したように、この犠牲酸化シリコン膜8を通して、基板1と同じ導電型の不純物をイオン打込みして、不純物層9を上記溝の下方に形成した。本実施例では、20KeVのエネルギーで、ボロンを5x1011/cm2から5x1012/cm2程度打込んだ。
【0043】上記犠牲酸化シリコン膜8をフッ酸溶液でエッチして除去した後、再度熱酸化を行なって、図8(C)に示したように、上記溝の内面に厚さ5nm程度のゲート酸化シリコン膜10を形成し、さらに、周知のCVD法を用いて、ゲート電極となる導電膜11を全面に形成した。本実施例では、上記導電膜として燐を1020/cm3程度含む厚さ約200nm程度の多結晶シリコン膜を用いた。この多結晶シリコン膜の形成には、シリコンを供給するガスと不純物を供給するガスを混合して供給し、膜の堆積と不純物の導入を同時に行なう方法を用いた。なお、上記導電膜としては、多結晶シリコンの代わりに、タングステン、モリブデンなど、高い融点を有する各種金属を使用できることはいうまでもない。
【0044】次に、この多結晶シリコン膜11を、対向する上記酸化シリコン膜6の間の隙間内および他の所定部分上のみに残し、他の部分上からは除去した。この処理を行なうには、いくつかの方法を用いることができるが、本実施例では、有機樹脂膜を全面に塗布して表面の平坦化を行った後に、全面エッチングを行う、一般にエッチバックと呼ばれる方法を採用した。有機樹脂膜7を全面に塗布して、表面を平坦化した際の断面構造を図9(A)に示した。なお、本実施例では上記有機樹脂膜7としてホトレジスト膜を用いた。
【0045】上記有機樹脂膜7と多結晶シリコン膜11のエッチング速度が、ほぼ等しくなる条件で、全面反応性イオンエッチングを行ない、図9(B)に示したように、上記酸化シリコン膜6が作る隙間内、および素子分離酸化シリコン膜2上のみに多結晶シリコン膜11を残し、他の部分上からは除去した。
【0046】図9(C)に示したように、上記酸化シリコン膜6をフッ酸溶液を用いて除去した。この際、下地の窒化シリコン膜5が保護膜となって、素子分離酸化シリコン膜2がエッチングされるのが防止される。
【0047】次に、図10(A)、(A´)に示したように、ホトレジストパターン7を形成し、溝内の多結晶シリコン膜11を覆った。これまでの工程で、ゲート電極の寸法は決まっているので、このホトレジストパターン7は、上記溝内に形成された多結晶シリコン膜11を保護し、かつ、これに配線が接触する領域を作るパターンであればよい。このホトレジストパターン7をマスクに用いて、図10(B)に示したように、素子分離酸化シリコン膜2上の多結晶シリコン膜11を除去して、溝内のみに残した。これによってゲート電極の形状が決定された。さらに、窒化シリコン膜5を除去して、図10(C)に示した断面形状を得た。
【0048】以後の工程は、通常のMOSFETの形成に用いられるものと全く同じ工程を用いることができる。すなわち、まず、図11(A)に示したように、基板1と逆の導電型を有する不純物イオンを打ち込んで拡散層12を形成した。本実施例では、砒素を、エネルギー15KeVから20KeVで1x1014/cm2から1x1015/cm2打ち込んだ。これにより、拡散層12の深さは約50nmとなり、図11(A)に示したように、溝ゲート11の角の深さと拡散層12の深さがほぼ一致した。
【0049】次に、周知のCVD法を用いて酸化シリコン膜を全面に形成した後、この酸化シリコン膜を全面異方性エッチングして、図11(B)に示したように、ゲート電極11の側壁上に形成されている酸化シリコン膜13のみを残し、他の部分上からは除去した。側壁上に残った上記酸化シリコン膜13の膜厚は100nmとした。この異方性エッチングの際に、上記酸化シリコン膜4の露出部分もが除去されて、下地である基板1の表面が露出される。
【0050】ドーズ量約2x1015/cm2、加速エネルギー40KeVという条件で砒素をイオン打込みして、拡散深さ約100nmの高濃度の拡散層14を形成した。
【0051】イオン打込みにともなう汚染を除去し、さらに熱処理を行なって、打ち込まれた砒素を活性化させた後、全面に金属膜を堆積した。本実施例では、この金属膜としてチタン膜を用いたが、チタンのみではなく、タングステン、コバルト、ニッケルなどの膜を用いてもよい。次に400℃程度の熱処理を行なって、露出されている基板1およびゲート電極11の表面のみに、金属膜とシリコンを反応させてシリサイド膜を形成した。未反応の金属膜を選択的にエッチして除去し、図11(C)に示したように、拡散層12,14およびゲート電極11上のみにシリサイド膜15が残した。
【0052】次に、図12(A)に示したように、厚さが600nm程度の層間絶縁膜16を形成し、周知のホトエッチングヲ用いてコンタクト孔17を形成した後、このコンタクト孔17内に金属18を充填して表面を平坦化し、最後に配線層19を形成して図12(B)に示した半導体装置を形成した。
【0053】〈実施例2〉上記実施例1では、一方の導電型の半導体装置を作製した例を示したが、本実施例では、導電型の異なる半導体装置を同一基板上に具備するCMOS素子を作製した例を示す。本質的には、上記実施例1と同じであるので、作製条件などの詳細の記載は省略する。
【0054】CMOSを形成するには、まず、導電型が互いに異なる領域を、同一半導体基板内に作る必要があるが、この工程は本発明とは直接関係は無く、周知の2重ウェル形成プロセスをそのまま使用できるので、本実施例でもそれを用いた。
【0055】まず、図13(A)に示したように、基板1の表面上に酸化シリコン膜31および窒化シリコン膜32を積層して形成した。次に、図13(B)に示したように、n型とすべき領域上の上記窒化シリコン膜32を除去した後、露出された上記酸化シリコン膜31を介して、燐イオンを1〜10x1012/cm2程度イオン打込みして、この領域はn型とした。
【0056】基板1の表面を酸化して、図13(C)に示したように、窒化シリコン膜32で覆われていないn型領域の表面上に酸化シリコン膜31’を形成した後、選択酸化のマスクとして用いた窒化シリコン膜32を除去した。
【0057】n型領域上に形成された酸化シリコン膜31’をマスクに用いて、図13(D)に示したように、酸化シリコン膜31’が形成されていない領域にボロンを1〜10x1012/cm2程度打ち込んで、この領域をp型にし、さらに熱処理を行なって、図14(A)に示したように、拡散層の深さを所望の値とした。これにより、互いに異なる導電型を有する二つの領域33、34が、1枚のマスクを用いて形成された。
【0058】次に、図14(B)に示したように、窒化シリコン膜36を全面に形成し、図14(C)に示したようにパターニングした後、窒化シリコン膜36をマスクにして、p型領域33のみにボロンをイオン打ち込みした。さらに、選択酸化法を用いて、図14(D)に示したように、周知の選択酸化法を用いて素子間分離酸化シリコン膜2を形成した。
【0059】次に、図15(A)に示したように、酸化シリコン膜4、窒化シリコン膜5および酸化シリコン膜6からなる積層膜を全面に形成した後、酸化シリコン膜6のみを所望の形状にパターニングし、さらに、実施例1と同様に、ホトレジストマスク(図示せず)を用いて、図15(B)に示したように、窒化シリコン膜5および酸化シリコン膜4をの露出された部分を順次除去して、半導体基板1の表面を露出させ、露出された表面をエッチして、図15(C)に示したように、溝を形成した。本実施例では同じ深さの溝を形成したが、工程が増えることが許されるならば、n型およびp型領域では、溝の深さが互いに異なっていてもよい。溝の深さが異なると、不純物の拡散深さの違いを溝の深さによって補償することができ、p型およびn型の両MOSFETにとって、それぞれ最適な拡散層形状を得ることができる。
【0060】次に、図15(D)に示したように、溝の下方の半導体基板1内のみに、砒素およびボロンをそれぞれイオン打込みして、短チャネル効果を抑制するためのn型不純物層9およびp型不純物層9’を形成した。種類の異なる不純物をそれぞれ異なる場所にイオン打込みするためには、それぞれマスクパターンが使用されることは言うまでもない。また、このイオン打込みは、上記溝の内面上に形成された犠牲酸化シリコン膜8を通して行なった。n型MOSFETにはボロンをイオン打ち込みし、p型MOSFETには砒素をイオン打込みした。
【0061】上記犠牲酸化シリコン膜8をエッチして除去した後、図16(A)に示したように、上記溝の内面上にゲート酸化シリコン膜10を形成し、不純物をドープした多結晶シリコン膜11を全面に形成した。上記実施例1と同様の処理を行なって、この多結晶シリコン膜11を、対向する酸化シリコン膜6の間の隙間内および上記素子分離酸化シリコン膜2上に残し、他の部分からは除去した。
【0062】図16(B)に示したように、酸化シリコン膜6をエッチして除去し、さらにホトレジストパターン7を図16(C)に示したのように形成して、素子分離酸化シリコン膜2上の多結晶シリコン膜11をエッチして除去した。
【0063】図16(D)に示したように、上記ホトレジストパターン7および窒化シリコン膜5を除去して、溝内に形成されたゲート電極(多結晶シリコン膜)11を残した。
【0064】以下の工程は、上記のように、通常のMOSFET作製プロセスと全く同じである。すなわち、図17(A)に示したように、それぞれの領域に異なる不純物をイオン打込みして拡散層12を形成した後、図17(B)に示したように、ゲート電極11の側壁上に側壁酸化シリコン膜13を形成し、さらに拡散層12,12´より不純物濃度の高い第2の拡散層14、14´をイオン打ち込みによって形成した。これらのイオン打込み工程は、それぞれ異なるマスクを用いて行なわれることはいうまでもない。
【0065】次に、図17(C)に示したように、周知の製法を用いてシリサイド膜15を拡散層12,12´およびゲート電極11上に形成し、さらに、図17(D)に示したように、層間絶縁膜膜16および配線層19を形成して、CMOS素子を完成した。
【0066】図18に、本実施例においてCMOS素子の作製に使用した、マスクパターンを重ねて示した。パターン40はウェルを形成するためのパターンであり、これに囲まれた領域がn型の半導体領域になり、それ以外はp型の領域になる。パターン41は活性領域を規定するためパターンであり、これで囲まれた領域には、素子分離酸化シリコン膜は形成しない。パターン42はゲート電極のための隙間を作るパターンであり、図6(C)におけるホトレジストパターン7を作るためのものである。パターン43は半導体基板表面を露出させるためのものであり、図6(D)のパターンに相当する。パターン44は、異なる種類の不純物をそれぞれ異なる場所にイオン打込みするためのパターンである。パターン45はゲート電極を決めるパターン、パターン46はコンタクト孔、パターン47が配線を形成するためのものである。
【0067】
【発明の効果】本発明によれば、短チャネル特性に優れた溝ゲート型のMOSFETと、ソース、ドレイン拡散層の低抵抗化が容易な従来構造のMOSFETの両者の長所を有するMOSFETを得ることが出来る。その結果、これまで広く用いられていた比例縮小則とは異なり、基板濃度を上昇させることなしに、微細なMOSFETを実現できる。基板濃度を上昇させる必要がないので、拡散層容量などの寄生容量の増大、および高濃度化にともなうキャリア移動度の低下が起らず、極めて高い動作速度が得られる。
【0068】さらに本発明によれば、ソースとドレインは溝ゲートによって完全に分断されているので、短チャネル項かは起こらず、また、厚い酸化膜で囲まれた溝にゲート電極を埋め込む構造であるため、多結晶シリコン以外の各種材料をゲート電極として用いることができ、ゲート抵抗を低減できる。る。
【0069】上記のように、溝ゲート型のMOSFETには、溝の角に発生する電界集中のためにドレイン電流が低下するという短所があるが、本発明の上記特長は、このような短所を補って余りあるものであり、MOSFETの微細化と性能向上に極めて有用である。




 

 


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