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発明の名称 半導体素子の保護回路ならびにこれを有する半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−244414
公開日 平成6年(1994)9月2日
出願番号 特願平5−31579
出願日 平成5年(1993)2月22日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 坂本 光造 / 吉田 功 / 森川 正敏 / 大高 成雄
要約 目的
高速スイッチング用高入力インピーダンスを有する過熱保護または過電流保護内蔵パワーMOSFETを提供すること。

構成
第1のスイッチング素子M0の入力端子4と駆動回路10の間に第2のスイッチング素子M7を設け、入力端子4に第3のスイッチング素子M5を設け、第1の素子M0の温度または電流検出回路12を設け、温度または電流検出回路12により、第3の素子M5をオン、第2の素子M7をオフまたは高インピーダンスとする。
特許請求の範囲
【請求項1】第1のスイッチング素子の入力端子とこの駆動回路の間に第2のスイッチング素子または可変抵抗素子を設け、前記第1のスイッチング素子の入力端子に第3のスイッチング素子を設け、さらに、前記第1のスイッチング素子の温度検出手段または電流検出手段を設け、この温度検出手段または電流検出手段により、前記第3のスイッチング素子をオン、前記第2のスイッチング素子をオフまたは前記可変抵抗を高インピーダンスとせしめることを特徴とする半導体素子の保護回路。
【請求項2】前記第1のスイッチング素子と、前記第2のスイッチング素子または前記可変抵抗素子と、前記第3のスイッチング素子と、前記温度検出手段または電流卯検出手段を同一チップまたは同一パッケージに内蔵したことを特徴とする請求項1に記載の半導体素子の保護回路を有する半導体装置。
【請求項3】前記第1のスイッチング素子と、前記第3のスイッチング素子と前記温度検出手段または前記電流検出手段とを第1の半導体チップに形成し、前記第2のスイッチング素子または前記可変抵抗素子を第2の半導体チップに形成し、前記第1の半導体チップと前記第2の半導体チップとを同一パッケージに実装したことを特徴とする請求項1に記載の半導体素子の保護回路を有する半導体装置。
【請求項4】前記第1のスイッチング素子が形成された同一チップ上に絶縁層を介して前記第2のスイッチング素子または前記可変抵抗素子が設けられてなることを特徴とする請求項1に記載の半導体素子の保護回路を有する半導体装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は大電力を扱う半導体素子に係り、特に、大電力用半導体素子の過熱並びに過電流保護回路並びにこれを有する半導体装置に関する。
【0002】
【従来の技術】過熱遮断回路を内蔵するパワーMOSFETの例としては、特開昭63−229758号公報がある。この従来例では本体のパワーMOSFETのゲート端子と外部ゲート端子の間にゲート抵抗を、ゲート端子に保護回路用MOSFETを設け、本体パワーMOSFETが過熱状態になったとき保護回路用MOSFETをオンし、ゲート抵抗に電流を流すことにより、本体パワーMOSFETのゲート端子電圧を下げて本体パワーMOSFETを遮断し、過熱による素子破壊を防止していた。
【0003】
【発明が解決しようとする課題】この従来の過熱遮断回路内蔵パワーMOSFETの回路例では、外部ゲート端子の電圧を5〜10V程度降圧して、本体のパワーMOSFETを遮断する必要からゲート抵抗が大きく、遮断用電流も大きくなるという問題があった。例えばこの場合、ゲート抵抗を5kΩ程度にする必要があり、保護回路用MOSFETには過熱遮断動作時に1〜2mA程度の大電流を流す必要があった。このため、従来の過熱遮断回路用パワーMOSFETは高周波パルス駆動ではゲート遅延時間が大きくなりスイッチング損失が大きくなるという問題があった。また、過熱遮断動作時には保護回路用MOSFETがオンとなるので、外部ゲート端子のゲート電流が大きくなり、駆動回路の消費電力が大きくなるという問題があった。
【0004】従って本発明の目的とするところは、高周波パルス駆動が可能でスイッチング損失が小さく、過熱遮断動作後のゲート電流も小さい、パワーMOSFETの保護回路ならびに保護回路を有する保護回路内蔵パワーMOSFETを提供することにある。
【0005】
【課題を解決するための手段】上記目的を達成するために、本発明の一実施形態によれば、第1のスイッチング素子(M0)の入力端子(4)とこの駆動回路(10)の間に第2のスイッチング素子(M7)または可変抵抗素子を設け、前記第1のスイッチング素子(M0)の入力端子(4)に第3のスイッチング素子(M5)を設け、さらに、前記第1のスイッチング素子(M0)の温度検出回路または電流検出回路(12)を設け、この温度検出回路または電流検出回路(12)により、前記第3のスイッチング素子(M5)をオン、前記第2のスイッチング素子(M7)をオフまたは高インピーダンスとせしめることを特徴とするものである(図1参照)。
【0006】さらに、本発明の他の一実施形態によれば、前記第1のスイッチング素子(M0)と、前記第3のスイッチング素子(M5)と前記温度検出回路または電流卯検出回路(12)を第1の半導体チップ(104)に内蔵し、前記第2のスイッチング素子(M7)または前記可変抵抗素子を有する第2の半導体チップ(106)と同一パッケージに内蔵したことを特徴とするものである(図5参照)。
【0007】さらに、本発明の好適な他の実施形態によれば、前記第2のスイッチング素子(M7)または前記可変抵抗素子が前記第1のスイッチング素子(M0)と絶縁層(1006または1002)を介して、同一チップ上に設けたことを特徴とするものである(図3と図4を参照)。
【0008】
【作用】本発明の代表的な実施形態では、負荷短絡事故または放熱条件の悪化によりパワーMOSFETが過熱状態または過電流状態になった場合でもドレイン電流を制限するか遮断することにより素子破壊を防止するパワーMOSFETの保護回路として、従来のゲート抵抗の代わりにPチャネルMOSFET(M7)を用いていることが特徴である(図1参照)。本実施形態では、第1のスイッチング素子であるパワーMOSFET(M0)が正常動作している場合には第2のスイッチング素子であるPチャネルMOSFET(M7)がオン状態、第3のスイッチング素子であるNチャネルMOSFET(M5)がオフ状態である。このため、駆動回路10の出力電圧はそのまま等価的に低いゲート抵抗を介して、第1のスイッチング素子であるパワーMOSFET(M0)のゲート端子(4)に印加される。ところが、パワーMOSFETが過熱状態または過電流状態になった場合には制御回路(11)により、第2のスイッチング素子であるPチャネルMOSFET(M7)がオフ状態、第3のスイッチング素子であるNチャネルMOSFET(M5)がオン状態になる。この時、駆動回路10の出力端子は、第1のスイッチング素子であるパワーMOSFET(M0)のゲート端子と遮断される。このため、保護動作時の低いドレイン電流がNチャネルMOSFET(M5)によりバイパスされパワーMOSFET(M0)を高速に遮断できる。本発明の他の実施形態では、パワーMOSFETの温度をできるだけ正確に測定するため、またはパワーMOSFETの電流をカレントミラー構成で検出するために、温度検出回路または電流検出回路は本体のパワーMOSFET(M0)と同一の第1の半導体チップ(104)に形成し、第2のスイッチング素子であるPチャネルMOSFET(M7)はパワーMOSFET(M0)のドレイン領域(図3の1000)に形成することが不可能なため、第2の半導体チップ(106)に形成し、両チップの分離のため絶縁板(105)を前記第2の半導体チップ(106)の下に設けて同一パッケージに実装した。このため、前述の高性能な過熱保護回路または過電流保護回路を内蔵したパワーMOSFETを従来と同じ小型のパッケージに実装できるという利点がある(図5参照)。また、他の実施形態として、PチャネルMOSFETを絶縁層(1006または1002)を介してパワーMOSFETのドレイン領域(1000)と分離することも可能である(図3または図4参照)。本発明のその他の目的と特徴は、以下の実施例から明らかとなろう。
【0009】
【実施例】図1は本発明の第1の実施例の回路図である。本実施例は負荷短絡事故または放熱条件の悪化によりパワーMOSFETが過熱状態または過電流状態になった場合でもドレイン電流を制限するか遮断することによりパワーMOSFETの破壊を防止する保護回路である。本図で、M0はパワーMOSFET、12はM0の温度検出回路または電流検出回路、11はM5とM7の制御回路である。従来の過電流または過熱保護回路ではパワーMOSFET(M0)のゲート端子4と駆動回路10との間にはゲート抵抗を用い、過熱遮断または過電流保護動作を行う場合にはM5をオンし、ゲート抵抗の電圧降下によりパワーMOSFET(M0)の電流制御または電流遮断を行っていた。これに対し本実施例ではゲート抵抗の代わりにPチャネルMOSFET(M7)を用いていることが特徴である。本実施形態では、パワーMOSFET(M0)が正常動作している場合にはPチャネルMOSFET(M7)がオン状態、NチャネルMOSFET(M5)がオフ状態である。このため、駆動回路10の出力電圧はそのまま等価的に低いゲート抵抗を介して、パワーMOSFET(M0)のゲート端子(4)に印加される。一方、パワーMOSFETが過熱状態または過電流状態になった場合には制御回路(11)により、PチャネルMOSFET(M7)がオフ、NチャネルMOSFET(M5)がオンする。この時、駆動回路10の出力端子は、パワーMOSFET(M0)のゲート端子(4)と遮断され、保護動作時の低いドレイン電流がNチャネルMOSFET(M5)によりバイパスされるので、パワーMOSFET(M0)を高速に遮断できる。なお、外部ゲート端子(2)の電圧を下げた場合にはPチャネルMOSFET(M7)のドレイン・ボディ間寄生ダイオ−ドに電流が流れて本体パワーMOSFET(M0)が遮断する。従来の過熱遮断回路内蔵パワーMOSFETの回路例では、ゲート抵抗を5kΩ程度と高くし、前記保護回路用MOSFETには遮断状態に1〜2mA程度の大電流を流すことにより、外部ゲート端子の電圧を5〜10V程度降圧し、本体のパワーMOSFETを遮断していた。このため、従来の過熱遮断回路用パワーMOSFETは高周波のパルス駆動は不可能であり、また、ゲート遅延時間が大きくなるためスイッチング損失が大きくなるという問題があった。また、過熱遮断回路が働いた後のゲート電流が高いため、駆動回路の消費電力が高くなるという問題があった。これに対し、図1の本発明の実施例では通常の駆動時には、等価的なゲート抵抗が小さいため高周波のパルス駆動が可能でスイッチング損失も小さいという利点がある。また、遮断動作時には等価的ゲート抵抗が高くなるため、過熱遮断回路が働いた後のゲート電流が小さく、過熱遮断のためのスイッチング時間が短くなるという利点がある。
【0010】図2は本発明の第2の実施例の回路図である。本実施例は図1のブロック回路的な実施例を実際の回路で表したものである。本実施例ではパワーMOSFETの温度検出回路として抵抗R4とダイオード列D1〜D4を使用している。通常の動作時には、ゲート電圧が外部ゲート端子2に印加された時、M1はオン状態になる。また、非対称型フリップフロップ構成のラッチ回路の出力は抵抗R1を抵抗R2より十分高く設定することにより低電圧状態になる。このため、M7はオン状態、M5はオフ状態となり、外部ゲート端子2に電圧が印加される時の等価的なゲート抵抗は低くなる。一方、負荷短絡事故等が発生しパワーMOSFETの温度が上昇するとM1がオフし、ラッチ回路の状態が反転し、M7がオフする。このため、遮断動作時には等価的ゲート抵抗が高くなる。また、M5がオンするためパワーMOSFET(M0)を高速に遮断でき、遮断動作後のゲート電流が小さいという利点がある。
【0011】図3は本発明の第3の実施例の半導体装置の断面図である。本実施例は図2の回路で、1を外部ドレイン、2を外部ゲート、3を外部ソースとして、1チップ化するための半導体装置の断面構造である。1015は本体パワーMOSFET(図2のM0)のドレイン電極、1000はN型エピタキシャル領域で本体パワーMOSFETのドレイン領域、1007aはゲート用多結晶シリコン層、1012aはN型拡散層で本体パワーMOSFETのソース拡散層、1008はボディ領域となるP型拡散層、1011aはボディ領域のコンタクト抵抗低減のためのP型拡散層である。また、図の右側にはM5等に用いる保護回路用のNチャネルMOSFETを示す。1012bはドレインまたはソース用のN型拡散層、1005はP型ウエル拡散層、1011bはボディ領域のコンタクト抵抗低減のためのP型拡散層、1007bはゲート用多結晶シリコン層である。また、中央にはM7に用いる保護回路用PチャネルMOSFETを示してある。1007dと1007eは1007aと同一工程で形成される多結晶シリコン層で、1007eは低濃度のN型不純物をドープしたボディ領域、1007dは1011aの高濃度P型ドープと同一工程により高濃度P型領域にしてある。また、1010は多結晶シリコンゲート層である。本実施例の特長は、M7に用いるPチャネルMOSFETを絶縁層1006により本体パワーMOSFETと分離された領域に形成してある点である。このため、本実施例では、従来のパワーMOSFET製造プロセスとほぼ同様な低コストプロセスで図2に示した高性能化した過熱遮断回路パワーMOSFETを実現できるという利点がある。
【0012】図4は本発明の第4の実施例の半導体装置である。本実施例も図2の回路で、1を外部ドレイン、2を外部ゲート、3を外部ソースとして、1チップ化するための半導体装置の断面構造である。本実施例では誘電体分離構造で本発明の回路を実現している。本構造では最初にN型基板1000の下側に溝を形成、高濃度N型埋込層1001の形成、絶縁酸化膜1002の形成を行った後、パワーMOSFET部直下の酸化膜1002を除去し、シリコン層(1003と1004)の形成を行う。このとき、絶縁酸化膜1002の下には多結晶シリコン層1003、絶縁酸化膜1002を除去した領域には単結晶シリコン層1004が形成される。この後、N型シリコン層1000の上側を削り平坦化し、通常のパワーMOSFETと同様の工程を経ることにより本構造が得られる。本実施例の場合にはM7に用いるPチャネルMOSFETは絶縁層1002により本体パワーMOSFETと分離された領域に形成してある。このため、図3の実施例の場合と同様にPチャネルMOSFETのソースまたはドレインと本体パワーMOSFETのドレインを分離できる。本実施例は図3に比べ製造方法が複雑になるが、PチャネルMOSFETを単結晶シリコン層内に形成できるため、図3の場合に比べPチャネルMOSFETのオン抵抗を下げやすいという利点がある。また、M5等の保護回路用NチャネルMOSFETも本体パワーMOSFETと絶縁層1002により分離して形成できるため、寄生バイポーラトランジスタの動作等による誤動作を防止できるという利点がある。
【0013】図5は本発明の第5の実施例の半導体装置である。本実施例では本体パワーMOSFET(M0)と、保護回路用のNチャネルMOSFET(M5)と前記温度検出回路または電流検出回路(12)を第1の半導体チップ(104)に内蔵し、保護回路用のPチャネルMOSFET(M7)を第2の半導体チップ(106)に形成し破線で示す同一の樹脂封止パッケージ中に実装したことを特徴とするものである。第1の半導体チップ(104)では裏面が本体パワーMOSFETのドレインであるため、第2の半導体チップ(106)は絶縁板(105)の上に形成し、PチャネルMOSFET(M7)と本体パワーMOSFET(M0)を分離している。110は本体パワーMOSFETのゲート端子用パッド(図2の4に対応)、111は本体パワーMOSFETのソース端子用パッド、112はM7のゲート端子を制御するための端子用パッド、113は第1の半導体チップ上の外部ゲート端子用パッドで制御回路部の電源電圧を供給する。また、107はM7のドレイン端子用パッド、108はM7のゲート端子用パッド、109はM7のソース端子用パッドである。本実施例では実装方式を改良することにより、PチャネルMOSFETであるM7を本体パワーMOSFETと同一パッケージに実装し小型化した。本実施例によっても図3や図4で示した1チップで実現する保護回路内蔵パワーMOSFETと同様の効果が得られる。
【0014】図6は本発明の第6の実施例の回路図である。本実施例では図2の抵抗R1、R2、R3、R4をPチャネルMOSFET M9、M10、M8、M6に置き換えた場合の実施例である。本実施例では図2の場合に比べ保護回路の占有面積を小さくすることができ、また、保護回路部のスイッチング速度が高速化できるという効果がある。ここで、PチャネルMOSFET M9、M10、M8、M6は図3や図4の半導体素子構造を用いることによりM7と同様に本体素子と同一チップに共存可能である。また、PチャネルMOSFET M9、M10、M8、M11は図5の第2の半導体チップ106に共存させることにより、本体パワーMOSFETと同一パッケージに形成することも可能である。
【0015】図7は本発明の第7の実施例の回路図である。本実施例では図2のPチャネルMOSFETの代わりにデプレッション型NチャネルMOSFET(M12)を用いた場合の実施例である。ここで、デプレッション型NチャネルMOSFET(M12)はスイッチング素子または可変ゲート抵抗として振る舞う。すなわち、パワーMOSFET(M0)が正常動作している場合にはM12のゲート電圧は高電位のためM12はオン状態(低インピーダンス状態)、第3のスイッチング素子であるNチャネルMOSFET(M5)はオフ状態である。このため、外部ゲート端子2の電圧はそのまま等価的に低いゲート抵抗を介して、パワーMOSFET(M0)のゲート端子(4)に印加される。このため、高周波パルス駆動回路にも低損失で使用可能である。一方、パワーMOSFETが過熱状態になった場合にはM12のゲート電位が下がるためM12はほぼオフ状態または高インピーダンス状態になり、また、NチャネルMOSFET(M5)はオンする。このため、NチャネルMOSFET(M5)の電流駆動能力が低くても本体パワーMOSFET(M0)を高速に遮断できるという効果がある(図2の実施例と同様の効果がある)。本実施例のデプレッション型NチャネルMOSFET(M12)は図3の制御用NチャネルMOSFETと同様にP型ウエル構造の中に形成し、ゲート直下のP型ウエルの表面だけをイオン打ち込みによりN型化することにより実現できる。本実施例では、図3や図4に比べ半導体装置の製造方法が簡単であるという利点がある。なお、M12はエンハンス型素子を使用することも可能である。また、多結晶シリコンダイオードD6を追加した場合には外部ゲート端子2によるパワーMOSFET(M0)の遮断を高速に行なえるという効果がある。
【0016】図8は本発明の第8の実施例の回路図である。本実施例では図7の抵抗R1、R2、R3、R4をデプレッション型NチャネルMOSFET M14、M15、M13、R11に置き換えた場合の実施例である。本実施例の場合には図7の場合に比べ、保護回路の占有面積を小さくすることができ、また、保護回路部のスイッチング速度が高速化できるという利点がある。
【0017】図9は本発明の第9の実施例の回路図である。これまでの実施例では、過熱遮断回路内蔵パワーMOSFETを例にとり説明してきたが、本実施例では過電流遮断回路内蔵パワーMOSFETを用いた場合を示してある。本実施例では大きなサイズ(大きなチャネル幅)の本体パワーMOSFET(M0)と同一チップに小さなサイズ(小さなチャネル幅)のセンス用MOSFET(M15)を所謂カレントミラー接続して内蔵し、本体パワーMOSFET(MO)に過電流が流れた場合にセンス用MOSFET(M15)にもセンス電流が流れる電流検出回路を実現している。通常、外部ゲート端子に電圧が印加されるとセンス用MOSFET(M15)のソース電位(5)が低電位のためM5はオフ、M17はオフ、M16はオン、M7はオン状態である。このため、外部ゲート端子(2)の印加電圧はそのまま等価的に低いゲート抵抗を介して、パワーMOSFET(M0)のゲート端子(4)に印加される。一方、パワーMOSFETが過電流状態になった場合にはM15のソース電圧が増加するため、上記と逆にPチャネルMOSFET(M7)がオフ、NチャネルMOSFET(M5)がオンする。このため、低電流駆動能力を有するNチャネルMOSFET(M5)を用いてもパワーMOSFET(M0)を高速に遮断できる。本実施例では抵抗R5〜R8の値、M7のオン抵抗、M5、M16、M17の電流駆動能力の設計値により、過電流時に本体パワーMOSFETが遮断する過電流遮断回路内蔵パワーMOSFETにも、電流を制御するだけの過電流制限回路内蔵パワーMOSFETにもなる。本実施例の過電流保護回路を有する半導体装置も図3、図4、図5の実施例で述べた過熱保護回路内蔵パワーMOSFETと同じ構造にて実現できる。
【0018】以上、本発明の実施例を詳細に説明したが、本発明は上記の実施例に限定されるものではなく、その技術思想の範囲内で種々の変形が可能である。例えば、以上の実施例では本体素子がパワーMOSFETの場合に関して述べたが、本発明の回路技術は本体素子として、バイポーラトランジスタや絶縁ゲート型バイポーラトランジスタ(IGBT)を用いた場合にも適用可能であることは言うまでもない。
【0019】
【発明の効果】本発明によれば、高周波パルス駆動時にもスイッチング損失が小さく、また、本体素子の遮断動作後のゲート電流が小さく、遮断動作が高速な過熱保護または過電流保護回路内蔵パワーMOSFETが得られるという効果がある。




 

 


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