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発明の名称 絶縁ゲート型半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−244413
公開日 平成6年(1994)9月2日
出願番号 特願平5−31578
出願日 平成5年(1993)2月22日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 坂本 光造 / 吉田 功 / 森川 正敏 / 大高 成雄
要約 目的
正および負の電圧に対して許容ゲート電圧を向上した保護回路を内蔵したパワーMOSトランジスタを提供すること。

構成
温度検出、ラッチ、ゲート遮断の回路の動作をツェナーD10で安定化させて、外部ゲート11が高電圧となると高ゲート電圧遮断回路のM6をオンとさせ、パワーMOSを保護する。温度検出用の抵抗R4は外部ゲート端子側に、ダイオードD1〜D4は外部ソース側に接続する。また、負電圧保護のため、逆流防止ダイオードD7〜D9が挿入されている。
特許請求の範囲
【請求項1】外部ドレイン端子、外部ゲート端子、外部ソース端子と本体素子を有するNチャネル絶縁ゲート型半導体装置において、前記本体素子とは異なる第2のスイッチング素子とこの第2のスイッチング素子の入力端子と前記外部ゲート端子との間にダイオードまたは抵抗とを有し、規定以上の正電圧が外部ゲート端子に印加されたときに前記第2のスイッチング素子がオンすることにより、前記本体素子を遮断する高ゲート電圧遮断回路を内蔵したことを特徴とする絶縁ゲート型半導体装置。
【請求項2】外部ドレイン端子、外部ゲート端子、外部ソース端子と本体素子を有するPチャネル絶縁ゲート型半導体装置において、前記本体素子とは異なる第3のスイッチング素子とこの第3のスイッチング素子の入力端子と前記外部ゲート端子との間にダイオードまたは抵抗を設け、規定以下の負電圧が外部ゲート端子に印加されたときに前記第3のスイッチング素子がオンすることにより、前記本体素子を遮断する高ゲート電圧遮断回路を内蔵したことを特徴とする絶縁ゲート型半導体装置。
【請求項3】外部ドレイン端子、外部ゲート端子、外部ソース端子と本体素子を有する絶縁ゲート型半導体装置において、前記外部ゲート端子と外部ソース端子間の電圧により給電され動作する回路を設け、この回路の動作電圧範囲を制限するための第1の手段と、前記外部ゲート端子と前記外部ソース端子の間の電圧範囲を制限する第2の手段とを有することを特徴とする絶縁ゲート型半導体装置。
【請求項4】外部ゲート端子・外部ソース端子間電圧を電源として動作する保護回路を内蔵するNチャネル絶縁ゲート型半導体装置において、外部ソース端子から外部ゲート端子への逆流防止用ダイオードを内蔵したことを特徴とする絶縁ゲート型半導体装置。
【請求項5】外部ゲート端子・外部ソース端子間電圧を電源として動作する制御回路を内蔵するPチャネル絶縁ゲート型半導体装置において、外部ゲート端子から外部ソース端子への逆流防止用ダイオードを内蔵したことを特徴とする絶縁ゲート型半導体装置。
【請求項6】外部ドレイン端子、外部ゲート端子、外部ソース端子と本体素子を有する絶縁ゲート型半導体装置において、温度検出を抵抗とダイオードの分圧変動で検出し、素子過熱時に前記ダイオード側の電圧変動が第4の絶縁ゲート型半導体素子のゲート・ソース間電圧を下げ、前記第4の絶縁ゲート型半導体素子がオフすることにより本体素子を遮断させる過熱遮断回路と、請求項1または請求項2に記載の高ゲート電圧遮断回路とを内蔵したことを特徴とする絶縁ゲート型半導体装置。
【請求項7】外部ドレイン端子、外部ゲート端子、外部ソース端子と本体素子を有する絶縁ゲート型半導体装置において、温度検出を抵抗とダイオードの分圧変動で検出し、素子過熱時に前記ダイオード側の電圧変動が第4の絶縁ゲート型半導体素子のゲート・ソース間電圧を下げ、前記第4の絶縁ゲート型半導体素子がオフすることにより前記本体素子を遮断させる過熱遮断回路を有し、この過熱遮断回路が外部ゲート端子と外部ソース端子との間の電圧により動作し、この回路の動作電圧範囲を制限するための第1の手段と、前記外部ゲート端子と前記外部ソース端子の間の電圧範囲を制限する第2の手段とを有することを特徴とする絶縁ゲート型半導体装置。
【請求項8】前記ダイオードの代わりに温度検出用の前記抵抗より温度係数の絶対値が大きい第2の抵抗を用いたことを特徴とする請求項6ならびに請求項7記載の絶縁ゲート型半導体装置。
【請求項9】請求項4または請求項5記載の逆流防止用ダイオードを内蔵したことを特徴とする請求項6記載の絶縁ゲート型半導体装置。
【請求項10】請求項4または請求項5記載の逆流防止用ダイオードを内蔵したことを特徴とする請求項7記載の絶縁ゲート型半導体装置。
【請求項11】請求項4または請求項5記載の逆流防止用ダイオードを内蔵したことを特徴とする請求項8記載の絶縁ゲート型半導体装置。
【請求項12】外部ドレイン端子、外部ゲート端子、外部ソース端子と本体素子と、前記外部ゲート端子・外部ソース端子間電圧を電源として動作する本体素子の制御回路を有する絶縁ゲート型半導体装置において、前記制御回路に0.3V以上しきい電圧が異なる2種類以上の絶縁ゲート型半導体素子を用いたことを特徴とする絶縁ゲート型半導体装置。
【請求項13】前記本体素子制御用の絶縁ゲート型半導体素子のしきい電圧の差を設けるために前記本体素子の絶縁ゲート型半導体素子用チャネル拡散層をソース側に設けたことを特徴とする請求項12記載の絶縁ゲート型半導体装置。
【請求項14】外部ドレイン端子、外部ゲート端子、外部ソース端子と本体素子と、前記外部ゲート端子・外部ソース端子間電圧を電源として動作する本体素子を制御回路を有する絶縁ゲート型半導体素子において、温度検出回路に用いる第2の絶縁ゲート型半導体素子のしきい電圧をゲート遮断回路に用いる第2の絶縁ゲート型半導体素子のしきい電圧に比べ0.3V以上しきい電圧を高くしたことを特徴とする絶縁ゲート型半導体装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は大電力を扱う単体絶縁ゲート型半導体素子に係り、特に、過熱並びに過電流等の保護機能を内蔵する絶縁ゲート型半導体装置に関する。
【0002】
【従来の技術】過熱遮断回路を内蔵するパワーMOSFETの例としては、特開昭63−229758号公報がある。この従来例では温度検出を外部ソース側の抵抗と外部ゲート側のダイオードの分圧変動で検出し、素子過熱時に前記抵抗側の電圧増加により保護回路用nチャネルMOSFETのゲート・ソース間電圧を増加し、この保護回路用nチャネルMOSFETをオンすることにより本体パワーMOSFETを遮断させる過熱遮断回路を内蔵している。この従来の過熱遮断回路では外部ゲート電圧変動に対する前記保護回路用nチャネルMOSFETのゲート・ソース間電圧変動が大きいため、ゲート電圧の変動が過熱遮断温度の変動に結び付きやすい。このため、保護回路部の電源に対応する外部ゲートと外部ソース間にツェナーダイオードを挿入し、ゲート電圧の変動による過熱遮断温度の変動を抑制していた。
【0003】
【発明が解決しようとする課題】前記従来の過熱遮断回路内蔵パワーMOSFETの回路例では、外部ゲートの変動による過熱遮断温度の変動を抑えるため、保護回路部に10Vから4V程度の定電圧用のツェナーダイオードを接続している。また、保護回路にドレイン・ソース間寄生ダイオードが存在するnチャネルMOSFETを外部ゲート端子と外部ソース端子間に接続している。このため、従来の過熱遮断回路内蔵パワーMOSFETの許容ゲート電圧は10Vから−0.5V程度となり、過熱遮断回路が存在しない通常のパワーMOSFETの許容ゲート電圧(20Vから−20V程度)より狭くなるという問題があった。
【0004】本発明の目的は許容ゲート電圧を向上した保護回路内蔵パワーMOSFETを提供することにある。
【0005】
【課題を解決するための手段】上記目的を達成するために、本発明の一実施形態によれば、外部ドレイン端子(12)、外部ゲート端子(11)、外部ソース端子(10)と本体パワーMOSFETを有するNチャネルパワーMOSFETにおいて、前記本体パワーMOSFETとは異なる第2のスイッチング素子(M6)とこの第2のスイッチング素子(M6)のゲート端子と前記外部ゲート端子(11)との間にダイオード(D5、D6)または抵抗とを有し、規定以上の正電圧が外部ゲート端子(11)に印加されたときに前記第2のスイッチング素子(M6)がオンすることにより、前記本体パワーMOSFETを遮断する高ゲート電圧遮断回路を内蔵したことを特徴とするものである(図2参照)。
【0006】さらに、本発明の好適な他の実施形態によれば、外部ドレイン端子(12)、外部ゲート端子(11)、外部ソース端子(10)と本体パワーMOSFETを有するパワーMOSFETにおいて、前記外部ゲート端子(11)と前記外部ソース端子(10)間の電圧により給電され動作する回路(温度検出回路とラッチ回路とゲート遮断回路)を設け、この回路の動作電圧範囲を制限するための第1の手段(D10)と、前記外部ゲート端子(11)と前記外部ソース端子(10)の間の電圧範囲を制限する第2の手段(D5、D6)とを有することを特徴とするものである(図7参照)。
【0007】さらに、本発明の好適な他の実施形態によれば、外部ドレイン端子(12)、外部ゲート端子(11)、外部ソース端子(10)と本体パワーMOSFETを有するパワーMOSFETにおいて、温度検出を抵抗(R4)とダイオード(D1〜D4)の分圧変動で検出し、素子過熱時に前記ダイオード側の電圧変動が第4のMOSFET(M1)のゲート・ソース間電圧を下げ、前記第4のMOSFET(M1)がオフすることにより前記本体パワーMOSFETを遮断させる過熱遮断回路と、第2のスイッチング素子(M6)のゲート端子と前記外部ゲート端子(11)との間にダイオード(D5、D6)または抵抗とを設け、規定以上の正電圧が外部ゲート端子(11)に印加されたときに前記第2のスイッチング素子(M6)がオンすることにより、前記本体パワーMOSFETを遮断する高ゲート電圧遮断回路を内蔵したことを特徴とするものである(図2参照)。
【0008】本発明の他の一実施形態によれば、外部ゲート端子(11)と外部ソース端子(10)の間の電圧を電源として動作する保護回路(温度検出回路、ラッチ回路、ゲート遮断回路)を内蔵するパワーMOSFETにおいて外部ソース端子(10)から外部ゲート端子(11)への逆流防止用ダイオード(D7、D8、D9)を内蔵したことを特徴とするものである(図2参照)。
【0009】
【作用】本発明の代表的な実施形態(図2)では、温度検出回路やラッチ回路の電源電圧を制限するためのツェナーダイオードD10の他に高ゲート電圧遮断回路を設けた。このため、例えば20V以上の高いゲート電圧が外部ゲート端子11に入力した場合にはパワーMOSFETを遮断して保護し、ゲートに高い電圧が印加されていることがすぐ分かるようにした。このため、長時間にわたり高いゲート電圧がツェナーダイオードやパワーMOSFETに印加されることを防止できる。また、外部ゲート電圧が20Vから10Vの範囲では抵抗Rg1とツェナーダイオードD10の働きにより、温度検出回路やラッチ回路の電源電圧を約10Vに定電圧化できる。また、本実施例では温度検出用の多結晶シリコン抵抗R4を外部ゲート端子側に、負の温度係数を有する多結晶シリコンダイオード列D1、D2、D3、D4を外部ソース端子側に接続し、多結晶シリコンダイオード列に印加されるゲート・ソース間電圧により温度検出用nチャネルMOSFET M1を制御した。このため、従来のように負の温度係数を有する多結晶シリコンダイオード列を外部ゲート端子側に、多結晶シリコン抵抗を外部ソース端子側に接続し、多結晶シリコン抵抗間に印加されるゲート・ソース間電圧により温度検出用nチャネルMOSFETを制御する場合に比べ過熱遮断温度のゲート電圧依存性を低減することができる(外部ゲート端子の電圧変動は主に抵抗R4側の電圧変動となりダイオード列側の電圧変動分は小さいため)。このため、ツェナーダイオードD10による定電圧化が困難な10V以下の外部ゲート電圧入力の場合にも過熱遮断温度の変化を比較的小さく抑えられるという利点がある。また、負の外部ゲート電圧耐圧を増加するためにダイオードD7、D8、D9を設けた。ダイオードD8とD9は保護回路用MOSFET M1〜M9のドレイン・ソース間の寄生ダイオードに流れる電流を阻止するように働く。本発明のその他の目的と特徴とは、以下の実施例から明らかとなろう。
【0010】
【実施例】図1は本発明の第1の実施例の回路図である。本実施例は過ゲート電圧保護回路と負電圧保護回路を内蔵したパワーMOSFETである。ここで、D5、D6、D7、D9は降伏電圧10V程度の多結晶シリコン結晶シリコンダイオードである。外部ゲート端子11に5Vから10V程度の通常の電圧が印加される場合にはダイオードD5、D6が遮断のため、M6はオフ状態である。このため、外部ゲート端子11に印加された電圧はそのまま本体のパワーMOSFETのゲート13に印加され通常の動作を行なう。しかし、外部ゲート端子11に20V程度以上のゲート電圧が印加されるとD5、D6が降伏しM6がオンする。このため、本体のパワーMOSFETは遮断する。従来のゲート保護回路は高いゲート電圧が印加されると内蔵した多結晶シリコンダイオードにより本体のパワーMOSFETのゲート酸化膜に高電圧が印加されるのを防止していた。このため、規格以上の高いゲート電圧駆動が行われた場合、ゲート保護ダイオードまたは本体パワーMOSFETにストレスがかかり続け、素子劣化が生じるという問題があった。これに対し、本実施例のパワーMOSFETでは規格以上の外部ゲート電圧が印加された場合、ドレイン電流を遮断するため駆動条件の異常がすぐ分かる。このため、長時間にわたりゲート保護ダイオードまたは本体パワーMOSFETにストレスがかかることを防止できるという利点がある。また、本実施例では負ゲート電圧保護のため多結晶シリコンダイオードD9、D7を設けた。保護回路用nチャネルMOSFET M6のドレイン・ソース間には寄生ダイオードが存在するが、D9の追加によりM6を逆流する外部ゲート電流成分を無くすことが可能となる。これにより、外部ゲート電圧が外部ソース電圧以下に下がった場合に外部ソース端子10から外部ゲート端子11に流れる電流を防止した。本実施例において、Rg0はゲート電圧の定格電圧範囲を向上するために設けてあるが省略することも可能である。以下の実施例の図面ではRg0は省略した。本実施例では高ゲート電圧が印加された場合にM6のゲート端子へ電圧をレベルシフトするためにダイオードD5、D6を用いたが、この代わりに、レベルシフト素子とて高抵抗を用いることも可能である。
【0011】図2は本発明の第2の実施例の回路図であり、図1の実施例の考え方を過熱遮断回路内蔵パワーMOSFETに適用した場合を示してある。この図2の本実施例のパワーMOSFETは外部ゲート電圧11が約20Vから約10Vの範囲において、温度検出回路とラッチ回路とゲート遮断回路の電源電圧を約10Vに抑えるためのツェナーダイオードD10と抵抗Rg1を設け、さらに、外部ゲート電圧11が約20V以上になった場合にパワーMOSFETを強制的に遮断するための高ゲート電圧遮断回路を設け、さらに負ゲート電圧保護のためダイオードD7、D8、D9を設けてあることが第1の特徴である。外部ゲート電圧11が約20V以下の場合の過熱遮断回路の動作を、参考のため以下に述べる。非対称フリップフロップ回路形式のラッチ回路の多結晶シリコン抵抗R1の抵抗値をR2より十分高く設定することにより、外部ゲート端子に電圧を印加した場合にチップ温度が低い時には、M5は常にオフ状態になる。これにより、本体のパワーMOSFETは過熱遮断回路がない従来のパワーMOSFETと同様にオンする。一方、過負荷状態や負荷短絡が発生することによりパワーMOSFETが過熱すると負の温度依存性を有する多結晶シリコンダイオード列(D1、D2、D3、D4)に印加される電圧が低下しM1がオフする。これにより、M4がオンとなり、ラッチ回路が状態を反転し、ゲート遮断回路のM5がオンし、パワーMOSFETが遮断する。本実施例ではラッチ回路を設けてあるためパワーMOSFETが冷却後も遮断状態を保持する。再びパワーMOSFETをオンさせるためには、外部ゲート端子11をゼロボルトに下げてリセットする必要がある。特開昭63−229758号公報で述べられている従来の過熱遮断回路内蔵パワーMOSFETでは温度検出用の多結晶シリコンダイオード列(D1、D2、D3、D4に対応)を外部ゲート端子側に、抵抗(R4に対応)を外部ソース端子側に配置し、前記抵抗の両端の電圧が増加することによりnチャネルMOSFET(M1に対応)がオンし、パワーMOSFETが遮断するように設計されていた。この従来例の場合、ゲート電圧の変動が前記抵抗にかかる電圧の変動になりやすいため、例えば5V電源でゲート電圧を駆動する過熱遮断回路内蔵パワーMOSFETでは約5Vの降伏電圧を有するツェナーダイオードにより定電圧化することが必要である。このため、過熱遮断回路を内蔵してない通常のパワーMOSFETの定格ゲート電圧(20Vから30V)に比べ、許容範囲が狭くなるという問題があった。また、通常のプロセスでは5V駆動用の過熱遮断回路内蔵パワーMOSFETの場合、5V耐圧レベルのツェナーダイオードを用いる必要があるが、この耐圧レベルでは多結晶シリコンダイオードはソフトブレークダウン特性となるため、外部ゲート端子に流れる電流が大きくなるという問題があった。ただし、この従来例の場合は、過熱遮断回路部の電源電圧がたとえ増加しても、過熱遮断回路の遮断温度は低下する方向に変化するためパワーMOSFETが破壊するような誤動作はしないという利点があった。本実施例では温度検出用の多結晶シリコンダイオード列(D1、D2、D3、D4)を外部ソース端子側に、抵抗R4を外部ゲート端子側に配置し、多結晶シリコンダイオード列(D1、D2、D3、D4)の両端の電圧が低下することによりnチャネルMOSFET M1がオフし、パワーMOSFETが遮断するように設計してある点が第2の特徴である。本実施例の場合には温度検出回路部の電源電圧の変動は主に抵抗R4に印加される電圧の変動となり、多結晶シリコンダイオード列(D1、D2、D3、D4)に印加される電圧の変動にはなりにくい。このため、外部ゲート電圧が10Vから4V程度にさがりツェナーダイオードD10による定電圧化が図れない領域でも上記理由により過熱遮断温度の変動は低く抑えられるという特徴がある。ただし、本実施例の温度検出回路は外部ゲート電圧が高くなりツェナーダイオードD10による温度検出回路部の定電圧化が図れなくなった場合、M1がオフしなくなり過熱遮断回路が働かなくなるという欠点がある。そこで、本実施例の温度検出回路では過熱遮断回路が働かなくなるような高い外部ゲート電圧(例えば20V以上)が印加される場合にパワーMOSFETが強制的に遮断するように働く高ゲート電圧遮断回路を内蔵することが特に有効となる。本実施例の場合には5V駆動用でもツェナーダイオードの耐圧は10Vレベルのハードブレークダウン特性を有する素子を使用できる。このため、過熱遮断回路内蔵パワーMOSFETのゲート電流を低減できるという利点がある。以上をまとめると本実施例では、高ゲート電圧(たとえば20V程度以上)が印加される場合には強制的に本体のパワーMOSFETをオフする。20Vから10Vの外部ゲート電圧に関してはツェナーダイオードD10により過熱遮断回路の電源電圧を10V程度に定電圧化し、過熱遮断回路の動作を可能にする。外部ゲート電圧が10Vから4V程度の領域では温度検出回路の外部ゲート電圧依存性が小さいため過熱遮断回路の動作を可能になる。また、外部ゲート電圧に−10Vの負電圧を印加することが可能になる。よって、従来の過熱遮断回路内蔵パワーMOSFETでは7Vから−0.5V程度であった定格ゲート電圧を25Vから−10V程度に広くすることができる。このため、従来の過熱遮断回路内蔵パワーMOSFETに比べゲート破壊しにくいという利点がある。また、たとえ20V以上の高いゲート電圧が印加された場合にも高ゲート電圧遮断回路によりパワーMOSFETが遮断するため、誤って高いゲート電圧を印加していることがユーザに判り易いという利点がある。このため、ゲートに過負荷が長時間印加されることを防止しやすいという利点がある。さらに、従来の過熱遮断回路内蔵パワーMOSFETのゲート電流は100μA以上あったが、本実施例では50μA程度以下に抑えることができる。このため、マイコンのように駆動能力が低い駆動回路でも過熱遮断回路内蔵パワーMOSFETを直接駆動することができるという利点がある。本実施例の過熱遮断回路用MOSFET M1〜M6のしきい電圧は全て同じ値にしてもよいが、例えばM1とM6のしきい電圧は2.5V程度と高めに設定し、M5、M2、M3のしきい電圧は1V程度に設定することが望ましい。温度検出回路用のM1のしきい電圧を高くする理由は、過熱遮断温度の精度を向上するため温度検出用のダイオード(D1、D2、D3、D4)の数をできるだけ多く並べられるようにするためである。また、高ゲート電圧遮断回路用のM6のしきい電圧を高くする理由は、通常のゲート電圧入力時に誤動作で高ゲート電圧遮断回路が動作するのを防止するためである。一方、ゲート遮断回路用のM5は素子面積低減のため、低いゲート電圧においても電流駆動能力を高くするため、しきい電圧を低くする。また、M2とM3は低いゲート電圧においてもラッチ回路を動作させるためしきい電圧を低くすることが望ましい。ダイオードD1、D2、D3、D4の数は外部ゲート電圧のレベルと遮断温度の精度との関係で決まるため、場合により3個または5個などにかえてもよい。なお、多結晶シリコンダイオード列に用いるD1、D2、D3、D4は高濃度の拡散層を接した構造のものを用い、直列抵抗を下げて外部ゲート電圧依存性を低減することが望ましい。
【0012】図3は本発明の第3の実施例の回路図である。本実施例ではダイオードD11をダイオードD10に追加し、温度検出用の正の温度依存性を有する抵抗R4をダイオードD8のアノード側に接続した点が図2の実施例と異なるだけで前実施例と同様の効果がある。
【0013】図4は本発明の第4の実施例の回路図である。本実施例ではM6のドレインをラッチ回路でなく温度検出回路に接続した場合の実施例であり図2に示した実施例と同様の効果がある。
【0014】図5は本発明の第5の実施例の回路図である。これまでの実施例では負の温度係数を得るためにダイオードD1、D2、D3、D4を用いていたが、本実施例ではこの代わりに多結晶シリコン抵抗R4より温度係数の絶対値が大きく負の温度係数を有する多結晶シリコン抵抗R5を用いた。本実施例でも図2と同様な効果がある。なお、本実施例では多結晶シリコンダイオードD12〜D26と抵抗Rg3からなる過電圧保護回路を外部ドレイン端子12側に加えている。他の実施例の場合にも、本実施例と同様な外部ドレイン端子12側の過電圧保護回路を追加することができることことは言うまでもない。
【0015】図6は本発明の第6の実施例の回路図である。本実施例ではM1、M4、M6の実効的しきい電圧を増加するため各々ダイオード接続したMOSFET M7、M8、M9を追加した場合の実施例である。これにより、過熱遮断回路に用いるMOSFETのしきい電圧を全て同じにしても、図2の実施例説明で述べたように過熱遮断温度の精度向上、高ゲート電圧遮断回路の誤動作防止、保護回路の面積低減を達成できるという利点がある。なお、本実施例ではダイオード接続したMOSFET(M7、M8、M9)はそれぞれ1個ずつ接続したが必要に応じ2個以上並べることも可能である。
【0016】図7は本発明の第7の実施例の回路図である。本実施例では図2の実施例の高電圧遮断回路の代わりにツェナーダイオードD5、D6による定電圧回路を用いた場合の実施例である。本実施例では主にツェナーダイオードD5、D6の降伏電圧で決まる外部ゲート電圧の上限値(例えば20V)以上におけるパワーMOSFETの遮断機能はないが定格ゲート電圧を20Vから−10V程度に広くすることができ、さらに、ゲート電流を50μA程度以下に抑えることができるという利点があることは図2の実施例の場合と同様である。
【0017】図8は本発明の第8の実施例の半導体装置の構造断面図である。1001は高濃度N型領域で本体のパワーMOSFETの外部ドレイン領域。1012aは本体のパワーMOSFETのソース電極、1007aは本体パワーMOSFETのゲート領域である。1002はN形エピタキシャル層で本体パワーMOSFETのドレイン領域である。本実施例では図2の実施例で述べたように過熱遮断回路にしきい電圧が高いMOSFETとしきい電圧が低いMOSFETを用いるため、P形ウエル領域1005の表面濃度をP形ウエル領域1004の表面濃度に比べ低くし、nチャネルMOSFET(1)のしきい電圧はM1、M6用のため2V〜4V程度と高く設定し、nチャネルMOSFET(2)のしきい電圧はM2、M4、M5用に1V〜2V程度と低く設定した。なお、nチャネルMOSFET(1)はツェナーダイオードD10の降伏電圧より高くする必要があるがP形ウエル領域1004の表面濃度が高いため、素子耐圧の方が低くなる可能性がある。この場合にはドレイン側に低濃度のn型領域を設け高耐圧化することが望ましい。 図9は本発明の第9の実施例の半導体装置の構造断面図である。本実施例ではnチャネルMOSFET(1)のしきい電圧をnチャネルMOSFET(2)のしきい電圧より0.3V以上大きくする手段として本体のP型チャネル拡散層1008をソース側に追加した。これにより、2種類の保護回路用nチャネルMOSFETを製作するために図8の実施例のように2種類のPウエル拡散層を必要とするところを1種類のPウエル拡散層で済むという利点がある。
【0018】以上の実施例ではパワーMOSFETに関して述べたが、本技術は絶縁ゲート型バイポーラトランジスタを含む電力用絶縁ゲート型半導体装置一般に適用可能である。
【0019】
【発明の効果】本発明によれば、過熱遮断回路内蔵パワーMOSFETの定格ゲート電圧の範囲の拡大と信頼性向上が図れ、過熱遮断温度のゲート電圧依存性低減とゲート電流低減が図れるという効果がある。




 

 


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