米国特許情報 | 欧州特許情報 | 国際公開(PCT)情報 | Google の米国特許検索
 
     特許分類
A 農業
B 衣類
C 家具
D 医学
E スポ−ツ;娯楽
F 加工処理操作
G 机上付属具
H 装飾
I 車両
J 包装;運搬
L 化学;冶金
M 繊維;紙;印刷
N 固定構造物
O 機械工学
P 武器
Q 照明
R 測定; 光学
S 写真;映画
T 計算機;電気通信
U 核技術
V 電気素子
W 発電
X 楽器;音響


  ホーム -> 電気素子 -> 株式会社日立製作所

発明の名称 半導体装置およびその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−244410
公開日 平成6年(1994)9月2日
出願番号 特願平5−31581
出願日 平成5年(1993)2月22日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 久本 大
要約 目的


構成
金属材料を用いて第1ゲート500を形成し、第1ゲート500に自己整合的に積み上げた金属第2ゲート配線600を積層した構造にする。また、金属材料上に積層したダミー層をパターニングする工程と、ダミー層をマスクにして金属材料500を加工する工程と、ダミー層をマスクにソース,ドレイン領域を形成する工程と、ダミー層を除去する工程とダミー層跡に金属材を堆積する工程を有する製造方法にする。
特許請求の範囲
【請求項1】半導体基板上に形成された不純物拡散層により形成されたソース,ドレイン領域と、前記ソース,ドレイン領域間の基板表面に絶縁膜を介して電界効果を及ぼすゲート電極よりなる絶縁ゲート型電界効果トランジスタにおいて、前記ゲート電極が低抵抗金属材による第1ゲート層と、低抵抗金属材による第2ゲート層を積層したゲート構造を有し、少なくとも第2ゲート層下面が該第1ゲート層と同一の平面パターンにより形成されていることを特徴とする半導体装置。
【請求項2】請求項1において、前記第1ゲートがタングステンにより形成されている半導体装置。
【請求項3】請求項1において、前記ソース,ドレイン拡散層上に自己整合的にタングステン膜が堆積されている半導体装置。
【請求項4】請求項1において、前記電界効果トランジスタがシリコン酸化膜上に配置された単結晶シリコン膜に形成されている半導体装置。
【請求項5】半導体基板上に素子分離領域を形成する工程と、基板面上に第1ゲートダミー層を形成する工程と、前記ダミー層をマスクに第1ゲート層金属材を加工する工程と、層間絶縁膜を形成する工程と、前記ダミー層を選択的に除去する工程と、前記第1ゲート層上に第2ゲート層金属材を堆積する工程と、前記第2ゲート層を加工する工程を有することを特徴とする半導体装置の製造方法。
【請求項6】請求項5において、前記第2ゲート層が、積層膜により形成されている半導体装置の製造方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明構造は、高周波特性に優れた電界効果型半導体装置およびその製造方法に関する。
【0002】
【従来の技術】従来技術として、MOSFET(metal oxide semiconductor field effecttransistor)を高周波領域で用いるため通常のゲートセルフアライン型MOSFETを改良した素子がある。その素子構造および製造方法は、1991年,アイ,イー,イー,イー,エレクトロン,デバイス,レター(IEEE Electron Device Letters, 1991),第12巻,第1冊,16頁から17頁に記載がある。
【0003】図3に上記従来技術に明らかにされている特徴的断面構造を示す。高周波領域でMOSFETを用いるには、ゲート抵抗の低減が最も大きな課題となる。そのため上記従来構造では第1ゲート電極500に多結晶シリコン(もしくは多結晶シリコンとシリサイドの積層)およびタングステン,チタンおよびアルミニウムの第2ゲート600を積層した構造とすることで抵抗低減を図っている。
【0004】
【発明が解決しようとする課題】しかし、この構造では、十分な抵抗低減が困難であり、またゲート形成工程の制御が難しくなる問題がある。すなわち、上記従来技術ではソース,ドレインの拡散層220をゲート電極をマスクにイオン打ち込みして形成するゲートセルフアライン構造と、低抵抗化のための積層ゲート構造500,600を両立させるため、エッチバックプロセスを用いている。すなわち、多結晶シリコンによりゲート長の短い第1ゲート500を加工し、ソース,ドレイン領域220は、このゲートをマスクに形成する。その後、絶縁膜および平坦化のための有機材を塗布し、多結晶シリコンゲート表面が露出するまで、これらの層をエッチバックする。さらに露出したゲート500上に金属材を堆積加工することで第2ゲート600を形成し、T字型の積層ゲート構造を実現している。
【0005】しかし、ゲート長が短くなると、多結晶シリコンゲートのゲート膜厚とゲート長の比が大きくなり、結果として電界効果を及ぼすゲート絶縁膜界面の多結晶シリコンと低抵抗金属層間の抵抗増大が引き起こされる。また、エッチバックでは、ゲートの表面が露出し、かつ、拡散層電極との短絡を防ぐため、拡散層上は絶縁膜に覆われた状態で、エッチングを停止させる必要がある。しかし、この工程は、エッチング終点の検出が困難なため、極めて難しいものとなっている。この工程を容易にするため、多結晶シリコンゲート膜厚を厚くすると、抵抗が益々増大することや、エッチング膜厚の変動によりゲート電極の寄生容量が変動し、デバイス性能にもばらつきを引き起こす等の問題を生じる。
【0006】そこで、本発明の目的は、抵抗の小さなゲート電極を持ち、かつ、工程変動によるゲート寄生容量ばらつきの小さな半導体装置を提供することにある。
【0007】さらに、本発明の他の目的は、その製造方法を提供することにある。
【0008】
【課題を解決するための手段】上記目的を達成するために本発明においては、例えば、図1に記載されているように、金属材料を用いて第1ゲート500を形成し、第1ゲート500に自己整合的に積み上げた金属第2ゲート配線600を積層した構造にする。
【0009】また、金属材料上に積層したダミー層をパターニングする工程と、ダミー層をマスクにして金属材料を加工する工程と、ダミー層をマスクにソース,ドレイン領域を形成する工程と、ダミー層を除去する工程とダミー層跡に金属材を堆積する工程を有する製造方法にする。
【0010】
【作用】金属により形成された第1ゲート500は多結晶シリコンのゲートに比べ抵抗を小さくすることができる。また、ダミー層を用いた自己整合工程により、工程ばらつきに依存することなく容易に半導体装置を形成することができる。
【0011】
【実施例】図1は本発明の基本的な素子構造を表わす素子の断面図である。また、図2は基本的な平面配置を示す各層のレイアウト図である。図1は、図2のA−Aでの断面を示したものである。
【0012】図1においてゲート電極はタングステン500とアルミニウム600の積層構造により、低抵抗ゲートを実現している。ゲート電極は、砒素を高濃度にドーピングした拡散層220をソース,ドレイン電極に、ゲート絶縁膜910を介して、基板表面に電界効果を及ぼす。120はボロンを1×1016cm−3含む表面層である。既出の従来技術では、サファイア上に形成したシリコン領域を用いていたが、本発明の構造は主として、ゲート構造に関わるものであり、シリコン基板を用いて同様に形成される。シリコン基板では素子の集積技術が確立されているため、本発明構造の高速素子と、演算器等を集積するうえで有効である。また、このとき基板上に素子を集積するには表面層の不純物濃度により、素子分離がなされる。本実施例では、高集積した素子分離の重要な領域110では基板濃度を1017cm-3に設定し、高速性の重要な領域では拡散層容量を低減させるため基板濃度を低く設定した。本発明では以下に示すように、積層ゲートが自己整合的に形成され、配線層としては、厚い層間膜の上に展開している。そのため、ゲート電極の寄生容量は工程ばらつきの影響をほとんど受けることがない。
【0013】以下、図4から図13を用いて、本発明構造の製造方法を説明する。
【0014】図4に示すように、P型シリコン単結晶基板110表面にイオン打ち込み法および熱処理を加える既知の工程により、1016cm-3のボロンを含む深さ3μmの表面層120を形成する。既知のLOCOS法により素子分離領域に500nmのフィールド酸化膜950を形成後、熱酸化により4nmのゲート絶縁膜910を形成する。
【0015】図5に示すように、スパッタ法によりタングステン500を20nm堆積し、さらにダミー層となるシリコン窒化膜をCVD(Chemical Vapor Deposition)法により250nm堆積する。
【0016】図6に示すように、既知のホトレジスト法によるパターニングおよびレジストをマスクとした基板面に垂直方向へ異方的にエッチングするRIE(ReactiveIon Etching)法を用いてシリコン窒化膜をゲートパターンにエッチングしてダミー層911を形成する。
【0017】図7に示すように、ダミー層911をマスクに過酸化水素水を用いてタングステン500をゲート絶縁膜910まで等方的に加工し、タングステンによる第1ゲートを形成する。
【0018】図8に示すように、CVD法により5nmのシリコン酸化膜913を堆積後、イオン打ち込み法により砒素を20keVの加速電圧で2×1015cm-2のドーズ量で基板中にドーピングし熱処理することで、拡散層220を形成する。
【0019】図9ではCVD法により20nmのシリコン酸化膜を堆積し、さらに熱流動性を持つBPSG918(ボロン,リン,ドープト,ガラス)を200nm堆積し熱処理により流動化させる。本実施例では、ダミー層が最も高く、この流動化処理により、ゲート上のBPSGは、ほぼ両側に流れるため、ゲート上の膜厚は極めて薄くなっている。しかし、CVD法により形成したBPSG膜は面内分布が均一なため、ゲート上の膜厚は正確に制御することができる。また、図2の平面レイアウトに見られるように、ゲート短辺の長さ(ゲート長),パターニング密度(192で示したダミー層より一定距離領域内のゲート配置の制限)等のレイアウトルールを組み合わせることで、より正確な膜厚制御を行なうことができる。
【0020】図10に示すように、基板をダミー層上のBPSG膜厚相当のエッチバックによりダミー層911上部を露出させる。このとき図2中パターン420で示したレジスト窓マスクをかけ、ダミー層開口後、熱処理することで、他の層間膜厚を厚く保ち、配線層と基板間の容量を低減させることもできる。
【0021】図11では、リン酸を用いてダミー層911をエッチングし、タングステンによる第1ゲート500を開口する。
【0022】図12では、タングステン500上にスパッタ法によりアルミニウム600を500nm堆積し、積層構造を形成する。このとき単層のアルミニウムの堆積に代えて、被覆性の良好なCVD法によるタングステンを用い、或いはアルミニウムとの積層にする等の従来工程で用いている金属層の被覆性向上法を応用できる。
【0023】図13に示すように、既知のホトレジスト法および異方性エッチングを用いてゲート600を加工し、基本的な素子構造を得る。この方式では、寄生容量に大きな効果をおよぼす積層ゲート600の底部の形状が、ダミー層911形状により一意に決められる。そのため、工程による寄生容量ばらつきを引き起こすことがない。
【0024】以下、従来法の層間および配線工程を行なうことで集積半導体装置を得ることができる。
【0025】MOSFET性能はゲート抵抗低減のみならず拡散層抵抗を低減することで図ることができる。ゲート500加工後、図8に示した工程において100nmのシリコン酸化膜を堆積し、異方的にエッチングすることで、ダミー911側面にシリコン酸化膜スペーサ914を形成し、ダミー911に自己整合的にソース,ドレイン領域を露出させる。露出したシリコン面に選択的にタングステンをCVD法により堆積し、積み上げ層265を拡散層上に形成することができる。素子の断面構造を図14に示す。
【0026】図15にシリコン酸化膜135上に形成した単結晶シリコン薄膜に本発明の素子を用いたものを示す。拡散層220下のシリコン酸化膜により拡散層の寄生容量はさらに小さくすることができ、また本実施例構造では、シリコン薄膜を用いたとき課題となる抵抗増大は積み上げ層265により無視することができる。
【0027】
【発明の効果】本発明の半導体装置を用いることにより、ゲート抵抗の小さな高周波特性に優れた電界効果型半導体装置を得ることができる。
【0028】さらに、工程制御によらず安定した素子性能をもつ半導体素子を形成することができる。




 

 


     NEWS
会社検索順位 特許の出願数の順位が発表

URL変更
平成6年
平成7年
平成8年
平成9年
平成10年
平成11年
平成12年
平成13年


 
   お問い合わせ info@patentjp.com patentjp.com   Copyright 2007-2013