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発明の名称 半導体記憶装置及び半導体装置並びにそれらの製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−244380
公開日 平成6年(1994)9月2日
出願番号 特願平5−29995
出願日 平成5年(1993)2月19日
代理人 【弁理士】
【氏名又は名称】薄田 利幸
発明者 鳥居 和功 / 松野 勝己 / 竹内 幹
要約 目的
良好な絶縁性、分極反転特性を持った強誘電体薄膜を備えた半導体記憶装置を提供すること。

構成
誘電体単結晶基板1上に設けられた白金のエピタキシャル層からなる下部電極2と、この上に設けられたエピタキシャル層からなる強誘電体薄膜3と、この上に設けられた上部電極4とからなる電荷蓄積容量と、その上に設けられた薄膜トランジスタからなるスイッチ用トランジスタにより構成されるメモリセルを含む半導体記憶装置。
特許請求の範囲
【請求項1】一つのスイッチ用トランジスタと、一つの電荷蓄積容量を有するメモリセルを含む半導体記憶装置において、上記電荷蓄積容量は、誘電体単結晶基板上に設けられたエピタキシャル層からなる金属電極と、該金属電極上に設けられたエピタキシャル層からなる強誘電体薄膜と、該強誘電体薄膜上に設けられた電極からなり、上記スイッチ用トランジスタは、薄膜トランジスタにより構成されることを特徴とする半導体記憶装置。
【請求項2】請求項1記載の半導体記憶装置において、上記誘電体単結晶基板は、チタン酸ストロンチウム、酸化マグネシウム又はサファイアであることを特徴とする半導体記憶装置。
【請求項3】請求項1又は2記載の半導体記憶装置において、上記誘電体単結晶基板の主面の結晶方位は、上記強誘電体薄膜の分極方向と一致することを特徴とする半導体記憶装置。
【請求項4】誘電体単結晶基板上に金属電極をエピタキシャル成長させる工程、該金属電極上に強誘電体薄膜をエピタキシャル成長させる工程、該強誘電体薄膜上に電極を形成する工程、該電極上に絶縁物を形成する工程及び該絶縁物上に薄膜トランジスタを形成する工程を有し、上記金属電極と強誘電体薄膜と電極とより構成される電荷蓄積容量と上記薄膜トランジスタとからなるメモリセルを形成することを特徴とする半導体記憶装置の製造方法。
【請求項5】請求項4記載の半導体記憶装置の製造方法において、上記強誘電体薄膜をエピタキシャル成長させる工程は、高周波スパッタ法により行われることを特徴とする半導体記憶装置の製造方法。
【請求項6】請求項4記載の半導体記憶装置の製造方法において、上記強誘電体薄膜をエピタキシャル成長させる工程は、反応性多元蒸着法により行われることを特徴とする半導体記憶装置の製造方法。
【請求項7】(1)半導体基板、(2)該半導体基板に設けられた周辺回路、(3)該半導体基板の所望の部分の上に接着層を介して設けられたメモリセルであって、エピタキシャル層からなる金属電極と、該金属電極上に設けられたエピタキシャル層からなる強誘電体薄膜と、該強誘電体薄膜上に設けられた電極からなる電荷蓄積容量及び薄膜トランジスタから構成されるメモリセル並びに(4)該周辺回路と該メモリセルとを電気的に接続する配線を有することを特徴とする半導体装置。
【請求項8】請求項7記載の半導体装置において、上記接着層と上記メモリセルとの間に、誘電体単結晶膜が配置されたことを特徴とする半導体装置。
【請求項9】請求項4から6のいずれか一に記載の半導体記憶装置の製造方法を行う工程と、上記メモリセルの上に保護膜を形成する工程と、該保護膜上に支持基板を形成する工程と、上記誘電体単結晶基板を裏面より削除し、上記メモリセルを露出させる工程と、周辺回路が形成された半導体基板に露出したメモリセルを接着する工程と、上記支持基板を除去する工程と、上記メモリセルと上記周辺回路とを電気的に接続する工程とを有することを特徴とする半導体装置の製造方法。
【請求項10】請求項4から6のいずれか一に記載の半導体記憶装置の製造方法を行う工程と、上記メモリセルの上に保護膜を形成する工程と、該保護膜上に支持基板を形成する工程と、上記誘電体単結晶基板を裏面よりその大部分を削除し、誘電体単結晶膜とする工程と、周辺回路が形成された半導体基板に該誘電体単結晶膜を接着する工程と、上記支持基板を除去する工程と、上記メモリセルと上記周辺回路とを電気的に接続する工程とを有することを特徴とする半導体装置の製造方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、強誘電体を用いた半導体記憶装置及び半導体装置並びにそれらの製造方法に関する。
【0002】
【従来の技術】強誘電体物質には、数百から数千と極めて大きな比誘電率を持つものがある。従って、それらの強誘電体の薄膜をキャパシタ絶縁膜に用いれば、大規模集積回路(LSI)に好適な小面積、かつ、大容量の電荷蓄積容量(以下キャパシタという)が得られる。このような強誘電体薄膜を用いたキャパシタは、ダイナミックランダムアクセスメモリ(DRAM)のキャパシタとして好適である。また、強誘電体物質は自発分極を持ち、外部電場によりその方向を反転させることが出来るので、この特性を用いて、分極反転型不揮発性メモリが得られる。
【0003】従来の強誘電体を用いたメモリは、いずれもシリコン単結晶基板上に素子間分離絶縁膜を形成し、スイッチ用トランジスタを形成した後、層間絶縁膜上に白金やシリサイドからなる下地電極を形成し、その後、強誘電体薄膜を形成する構造を持っている。なお、この種のメモリに関連するものは、例えば、特開昭63−201998号、特開平2−304984号、特開平3−256358号等が挙げられる。
【0004】
【発明が解決しようとする課題】上記従来技術は、層間絶縁膜上に形成された多結晶の白金電極やシリサイドの電極の上に強誘電体薄膜を形成している。この場合、強誘電体薄膜をエピタキシャル成長させることは出来ず、結晶性の良好な薄膜を得ることができないという問題がある。特に、強誘電体薄膜の膜厚が100nm程度以下になると、その比誘電率がバルクの特性から期待されるよりも小さな値となってしまったり、また、強誘電体薄膜を通して上部電極と下部電極の間を流れるリーク電流が大きくなってしまう。例えば、比誘電率1000の強誘電体薄膜を用いたとしても、256MビットDRAMを実現するためには100nm以下の薄膜が必要であるため、上記の問題は、強誘電体を用いて高集積の半導体記憶装置を実現する上で大きな障害となる。
【0005】また、分極反転型不揮発性メモリに強誘電体薄膜を用いる場合には、分極方向と結晶方位が揃っていないため分極反転を繰り返すうちに強誘電体薄膜が疲労して残留分極が小さくなってしまい、書き換え可能回数が制限されるという問題がある。
【0006】本発明の目的は、良好な絶縁性、分極反転特性を持った強誘電体薄膜を備えた半導体記憶装置及び半導体装置並びにそれらの製造方法を提供することにある。
【0007】
【課題を解決するための手段】上記目的を達成するために、本発明の半導体記憶装置は、一つのスイッチ用トランジスタと、一つの電荷蓄積容量とからなるメモリセルを有し、この電荷蓄積容量は、誘電体単結晶基板上に設けられたエピタキシャル層からなる金属電極と、金属電極上に設けられたエピタキシャル層からなる強誘電体薄膜と、強誘電体薄膜上に設けられた電極からなり、上記のスイッチ用トランジスタは、薄膜トランジスタからなるものである。
【0008】誘電体単結晶基板としては、チタン酸ストロンチウム、酸化マグネシウム又はサファイア等を用いることが好ましい。また、誘電体単結晶基板の結晶方位を強誘電体の分極方向と一致するように選択すれば、分極反転による膜疲労の問題を回避することができる。
【0009】このような半導体記憶装置は、誘電体単結晶基板上に金属電極をエピタキシャル成長させ、この金属電極上に強誘電体薄膜をエピタキシャル成長させ、この強誘電体薄膜上に電極を形成し、この電極上に絶縁物を形成し、さらに絶縁物上に薄膜トランジスタを形成して、金属電極と強誘電体薄膜と電極とより電荷蓄積容量を構成し、この電荷蓄積容量と薄膜トランジスタとからメモリセルを構成することにより製造することができる。
【0010】さらに本発明の半導体装置は、(1)半導体基板、(2)半導体基板に設けられた周辺回路、(3)半導体基板の所望の部分の上に接着層を介して設けられたメモリセルであって、エピタキシャル層からなる金属電極と、金属電極上に設けられたエピタキシャル層からなる強誘電体薄膜と、強誘電体薄膜上に設けられた電極からなる電荷蓄積容量及び薄膜トランジスタからなるメモリセル並びに(4)周辺回路とメモリセルとを電気的に接続する配線により構成される。
【0011】このような半導体装置は、上記の半導体記憶装置の製造方法を行い、さらに上記メモリセルの上に保護膜を形成し、保護膜上に支持基板を形成し、上記誘電体単結晶基板を裏面よりその大部分を削除して誘電体単結晶膜とするか又は全部削除してメモリセルを露出させて、この部分を、周辺回路が形成された半導体基板に接着し、支持基板を除去し、メモリセルと周辺回路とを電気的に接続して製造することが出来る。
【0012】
【作用】チタン酸ストロンチウム、酸化マグネシウム又はサファイア等の誘電体単結晶基板上、或いは、これらの単結晶基板上にエピタキシャル成長した白金膜上には強誘電体薄膜をエピタキシャル成長させることが可能である。そして、エピタキシャル成長した強誘電体薄膜は良好な結晶性と平坦で滑らかな表面を持っているため、絶縁性が良好でリーク電流が小さく、また、比誘電率等の誘電特性もバルクから期待されるものと良く一致する。また、誘電体単結晶基板の結晶方位を強誘電体の分極方向と一致するように選択することで分極反転による膜疲労の問題を回避することができる。
【0013】強誘電体薄膜を一つのトランジスタと一つのキャパシタからなるメモリセル(以下、1Tr1Capacitor型メモリセルという)を用いたDRAMや強誘電体不揮発性メモリ等の半導体記憶装置に用いる場合、メモリセルのMIS(Metal Insulator Semiconductor;絶縁ゲート型電界効果)トランジスタはスイッチとして使用されているので、多結晶シリコンやアモルファスシリコンをチャネルとする薄膜トランジスタを用いてもメモリセルを構成することが可能である。
【0014】従って、まずチタン酸ストロンチウム、酸化マグネシウム又はサファイア等の誘電体単結晶基板上にプレート電極となる白金等の金属薄膜をエピタキシャル成長させ、その上に強誘電体薄膜をエピタキシャル成長させた後、上部電極を形成してキャパシタ部を形成し、その後で薄膜トランジスタを形成してスイッチ用トランジスタとする方法を用いれば、良好な特性を持った強誘電体キャパシタを備えた1Tr1Capacitor型メモリセルが得られる。
【0015】
【実施例】以下、図面を用いて本発明の実施例を詳細に説明する。
〈実施例1〉図1は、本発明のメモリセルの断面構造を示す図面である。同図において、誘電体単結晶基板1の上の下部電極2の上には強誘電体薄膜3が形成されており、下部電極2と強誘電体薄膜3は単結晶基板に対してエピタキシャル成長している。4は上部電極で、その上をSiO2膜5が覆っている。SiO2膜5上には多結晶シリコン膜6からなるMISトランジスタが形成されている。チャネル領域上には厚さ50〜5nmのゲート酸化膜7が形成されており、さらにその上部には多結晶シリコンからなるゲート電極8が形成されている。なお、実際にはさらに上部に層間絶縁膜層が堆積され、金属電極により配線が行なわれる。
【0016】次に本実施例のメモリセルの製造方法について図2〜図4を用いて説明する。まず、チタン酸ストロンチウムからなり、(111)面方位の誘電体単結晶基板1上に、厚さ100nmの白金膜をスパッタ法で形成し、下部電極2とする。この白金膜は、蒸着法により堆積してもよい。いづれの方法でも良好なエピタキシャル成長膜が得られた。次に、強誘電体薄膜3を形成する。本実施例では厚さ50nmのチタン酸ジルコン酸鉛(Pb(Zr、Ti)O3)薄膜を高周波スパッタ法で堆積する。基板温度を550℃〜700℃に加熱してスパッタすることにより良好なエピタキシャル成長膜が得られた。このうえに、上部電極4として白金膜を形成した後、ホトリソグラフィ法とドライエッチング法を用いて白金膜のパターンニングを行なった(図2)。
【0017】次に厚さ100nmのSiO2膜5を減圧化学気相成長法(LPCVD法)を用いて堆積し、ホトリソグラフィ法とドライエッチング法を用いて上部電極と薄膜トランジスタの拡散層が接続する部分に開孔31を設ける(図3)。次に、厚さ100nmの多結晶シリコン膜6をジシランガスを用いたLPCVD法により堆積する。ホトリソグラフィ法とドライエッチング法を用いてMISトランジスタのソース領域6a、ドレイン領域6c及びチャネル領域6bのパターンニングを行なう。次に、多結晶シリコン膜6の表面を900℃の酸素雰囲気中で10分間酸化し、10nmのSiO2膜を形成し、ゲート酸化膜7とする。厚さ100nmの多結晶シリコン膜をLPCVD法により堆積し、ホトリソグラフィ法とドライエッチング法を用いてゲート電極8のパターンニングを行なう。ゲート電極8をイオン打ち込みのマスクとしてボロンイオンの打ち込みを行ないアニール処理をすることにより、ゲート電極8とソース領域6a、ドレイン領域6cを自己整合的に形成する(図4)。
【0018】なお、強誘電体薄膜の堆積には反応性多元蒸着法を用いてもよい。この場合、チタンとジルコニウムは電子ビーム蒸着源から、鉛はkセルからそれぞれ蒸発させ、基板温度は500℃〜600℃とした。チタン、ジルコニウム、鉛を十分に酸化するために真空容器内にオゾンガスを供給し、真空容器内のガス圧が10~6torrから10~4torrとなるようにした。
【0019】また、強誘電体薄膜として本実施例でははチタン酸ジルコン酸鉛を用いているが、強誘電体薄膜の材料としてはチタン酸ジルコン酸鉛に限らず、チタン酸鉛、チタン酸ストロンチウム、チタン酸バリウム等のペロブスカイト型酸化物強誘電体、あるいはそれらの固溶体であっても構わないことは言うまでもない。但し、分極反転型不揮発性メモリとするときは、基板の面方位をそれぞれの化合物の分極方向と一致するように選択する。例えば、チタン酸鉛のときは(001)面を選択する。さらにまた、本実施例はチタン酸ストロンチウムからなる誘電体単結晶基板を用いたが、酸化マグネシウム、サファイアを用いても同様な結果が得られた。
【0020】〈実施例2〉本発明のメモリセルを用いた半導体記憶装置においては、メモリセルを選択したり、メモリセルにデータを書き込んだり、メモリセルからデータを読み出したりするために用いる周辺回路が必要となる。本実施例では第1の実施例で述べたメモリセルを構成した誘電体単結晶基板を周辺回路を形成した半導体基板上に接着し、配線を施すことで、1チップの半導体装置とした例を説明する。
【0021】この半導体装置の断面図を図5に示す。シリコンからなる半導体基板51に、MOS(酸化膜を絶縁膜とする絶縁ゲート型電界効果)トランジスタ56、配線57を含む周辺回路53が設けられている。一方、半導体基板51の所望の部分の上に、接着層72を介して実施例1に示したメモリセル部52が配置されている。これらの上には層間絶縁膜54が形成され、開孔部を通して設けられた配線55によりメモリセル部52と周辺回路53が電気的に接続されている。
【0022】この半導体装置の製造方法を図6、図7を用いて説明する。図6に示すようにメモリセルを形成した誘電体単結晶基板1上を保護膜61で覆い、この上に支持基板62を接着する。次に、裏面から誘電体単結晶基板1を機械研磨法とエッチング法を併用して除去する。これを、周辺回路を形成した半導体基板71上に接着し(図7)、支持基板62を除去する。次に、図5に示したように、半導体基板71全体を層間絶縁膜54で覆い、メモリセル部52と周辺回路53との間の配線55を設け、1チップの半導体装置が完成する。
【0023】なお、誘電体単結晶基板1は、メモリセル部と周辺回路の配線を行なうのに支障がない程度に薄くすれば、完全に除去する必要はない。また、接着層72を構成する材料は、ポリイミド樹脂等であってもよい。
【0024】
【発明の効果】本発明によれば、絶縁性が良好でリーク電流が小さく、比誘電率等の誘電特性に優れ、また、分極反転による膜疲労が小さい強誘電体キャパシタを備えた1Tr1Capacitor型メモリセルを持った半導体記憶装置及びこの半導体記憶装置と周辺回路を含む半導体装置を容易に実現できた。




 

 


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