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発明の名称 半導体集積回路装置およびその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−244196
公開日 平成6年(1994)9月2日
出願番号 特願平5−29509
出願日 平成5年(1993)2月19日
代理人 【弁理士】
【氏名又は名称】筒井 大和
発明者 一瀬 勝彦 / 三谷 真一郎 / 大塚 文雄
要約 目的
電流駆動能力の向上した短チャネルMISFETを提供する。

構成
nチャネル型MISFETQnのポケット領域8Aをn+ 型半導体領域7よりも浅く形成し、pチャネル型MISFETQpのポケット領域8Bをp+ 型半導体領域15よりも浅く形成することにより、ポケット領域の不純物がゲート電極の下部に拡散するのを抑制すると共に、ポケット領域8A、8Bを設けたことによる接合容量の増加を防止する。
特許請求の範囲
【請求項1】 ソース領域およびドレイン領域を低不純物濃度の第1導電型半導体領域と高不純物濃度の第1導電型半導体領域とで構成したLDD構造のMISFETを有する半導体集積回路装置であって、前記高不純物濃度の第1導電型半導体領域よりも浅い位置に、第2導電型の半導体基板よりも高不純物濃度の第2導電型半導体領域を設けたことを特徴とする半導体集積回路装置。
【請求項2】 前記MISFETのゲート電極下の半導体基板表面には、前記第2導電型半導体領域よりも浅い位置に不純物のピーク濃度を有するチャネル不純物領域が設けられていることを特徴とする請求項1記載の半導体集積回路装置。
【請求項3】 前記チャネル不純物領域は、半導体基板と同じ導電型の半導体領域で構成されていることを特徴とする請求項2記載の半導体集積回路装置。
【請求項4】 前記チャネル領域は、半導体基板と異なる導電型の半導体領域で構成されていることを特徴とする請求項2記載の半導体集積回路装置。
【請求項5】 nチャネル型MISFETとpチャネル型MISFETとを同一半導体基板上に形成した相補型MISFETを有することを特徴とする請求項1、2、3または4記載の半導体集積回路装置。
【請求項6】 請求項1記載の半導体集積回路装置の製造方法であって、前記第2導電型半導体基板の主面上に形成したゲート電極をマスクにして前記半導体基板の主面に第1導電型不純物と第2導電型不純物とをイオン注入する工程と、前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、前記ゲート電極およびサイドウォールスペーサをマスクにして前記半導体基板の主面に第1導電型不純物をイオン注入する工程とを備え、前記第2導電型不純物のイオン注入を前記半導体基板の主面に対して垂直に行うことを特徴とする半導体集積回路装置の製造方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置およびその製造技術に関し、特に、LDD(Lightly Doped Drain) 構造を有するMISFET(Metal Insulator SemiconductorField Effect Transistor) の高集積化、高速化に適用して有効な技術に関するものである。
【0002】
【従来の技術】MISFETは、そのゲート長(Lg)が短くなるにつれて、しきい値電圧(Vth)が低下し、ついにはパンチスルーに到る短チャネル効果が知られており、これを有効に抑制することがMISFETを微細化する上で重要な課題となっている。
【0003】従来、LDD構造を有するMISFETにおいて、上記短チャネル効果を抑制するには、半導体基板の不純物濃度を上げることが有効な手段であった。しかしながら、この方法ではしきい値電圧(Vth)が高くなり、MISFETの電流駆動能力が低下してしまう。また、不純物濃度を上げた上記半導体基板の表面に、しきい値電圧(Vth)を下げる目的で半導体基板と異なる導電型の不純物を導入した場合においても、この不純物濃度が1×1018/cm3以上になると、不純物によるキャリヤの散乱によってMISFETの電流駆動能力が低下してしまう。
【0004】このように、MISFETのゲート長(Lg)を0.4〜0.3μm以下に微細化しようとすると、MISFETの電流駆動能力を低下させずに短チャネル効果を有効に抑制することが困難となる。
【0005】その対策として、MISFETのソース領域およびドレイン領域の下部にこれらと異なる導電型の半導体領域(以下、ポケット領域ともいう)を形成し、ドレイン領域から延びる空乏層の広がりをこのポケット領域によって抑制しようという技術が提案されている。
【0006】なお、上記ポケット領域を設けたMISFETについては、例えば「インターナショナル・コンファレンス・オン・ソリッドステイトデバイセズ・アンド・マテリアルズ(International Conference on Solid State Devices and Materials, Tsukuba, (1992) pp487〜489)」、「アイ・イー・ディー・エム(IEDM 85, pp230〜233)」、特開平4−58562号公報などに記載がある。
【0007】
【発明が解決しようとする課題】ところが、MISFETのソース領域およびドレイン領域の下部にポケット領域を設ける前記の従来技術においては、ポケット領域の不純物がゲート電極下部の基板表面にまで拡散することによって、しきい値電圧(Vth)が上昇し、MISFETの電流駆動能力が低下してしまうという問題がある。
【0008】また、ソース領域およびドレイン領域の下部にポケット領域を設けると、その分、基板と半導体領域との接合容量が増加するため、MISFETの高速化が妨げられるという問題がある。
【0009】本発明の目的は、MISFETを有する半導体集積回路装置の高集積化を実現する技術を提供することにある。
【0010】本発明の他の目的は、MISFETを有する半導体集積回路装置の高速化を実現する技術を提供することにある。
【0011】本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0012】
【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を説明すれば、下記の通りである。
【0013】(1).請求項1記載の発明は、ソース領域およびドレイン領域を低不純物濃度の第1導電型半導体領域と高不純物濃度の第1導電型半導体領域とで構成したLDD構造のMISFETにおいて、前記高不純物濃度の第1導電型半導体領域よりも浅い位置にポケット領域を設ける。
【0014】(2).請求項3記載の発明は、請求項1記載のMISFETにおいて、ゲート電極下の半導体基板表面に、ポケット領域よりも浅い位置に不純物のピーク濃度を有するチャネル不純物領域を設け、かつこのチャネル不純物領域を半導体基板と同じ導電型の半導体領域で構成する。
【0015】(3).請求項4記載の発明は、請求項1記載のMISFETにおいて、ゲート電極下の半導体基板表面に、ポケット領域よりも浅い位置に不純物のピーク濃度を有するチャネル不純物領域を設け、かつこのチャネル不純物領域を半導体基板と異なる導電型の半導体領域で構成する。
【0016】(4).請求項6記載の発明は、請求項1記載のMISFETにおいて、ポケット領域を形成するためのイオン注入を半導体基板の主面に対して垂直に行う。
【0017】
【作用】上記した手段(1) によれば、ポケット領域をソース領域およびドレイン領域よりも浅く形成することにより、ポケット領域をソース領域およびドレイン領域よりも深く形成する場合に比べて、ポケット領域を構成する不純物の横方向(ゲート電極下部)への拡散を抑制することができるため、しきい値電圧(Vth)の過度の上昇を防止することができる。
【0018】上記した手段(1) によれば、ポケット領域をソース領域およびドレイン領域よりも浅く形成することにより、ポケット領域を設けたことによる接合容量の増加を防止することができる。
【0019】上記した手段(2) によれば、ポケット領域を有するMISFETのチャネルを半導体基板表面に形成する表面チャネル型構造において、しきい値電圧(Vth)の調整を目的とした不純物(チャネル不純物)の濃度を最小限にすることにより、ゲート電極下に生ずる空乏層内の空間電荷量を低減し、ゲート電極下に集められるキャリヤの密度を向上させることができる。
【0020】上記した手段(3) によれば、ポケット領域を有するMISFETのチャネルを半導体基板表面よりも深い位置に形成した埋込みチャネル型構造とすることにより、半導体基板とゲート絶縁膜との界面での表面散乱によるキャリヤの移動度の低下を防止することができる。
【0021】上記した手段(4) によれば、ポケット領域を形成するためのイオン注入を半導体基板の主面に対して垂直に行うことにより、ポケット領域を構成する不純物の横方向(ゲート電極下部)への拡散を抑制することができるため、しきい値電圧(Vth)の過度の上昇を防止することができる。
【0022】
【実施例1】以下、実施例を用いて本発明を詳述する。なお、実施例を説明するための全図において同一の機能を有するものは同一の符号を付け、その繰り返しの説明は省略する。
【0023】本発明の一実施例である相補型MISFET(CMOSFET)は、図1に示すような構造を有している。
【0024】例えばn- シリコン単結晶からなる半導体基板1には、n型ウエル2およびp型ウエル3が形成されている。素子分離用のフィールド絶縁膜4によって囲まれたn型ウエル2の活性領域には、pチャネル型MISFETQpが形成されており、p型ウエル3の活性領域には、nチャネル型MISFETQnが形成されている。また、p型ウエル3のフィールド絶縁膜4の下部には、p- 形のチャネルストッパ領域5が形成されている。
【0025】上記nチャネル型MISFETQnのソース領域およびドレイン領域のそれぞれは、p型ウエル3の表面に形成された低不純物濃度のn- 半導体領域6と、このn- 半導体領域6の下部に形成された高不純物濃度のn+ 半導体領域7とで構成されている。すなわち、nチャネル型MISFETQnは、LDD構造で構成されている。
【0026】上記p型ウエル3の表面に形成された低不純物濃度のn- 半導体領域6の下部には、このn- 半導体領域6とは異なる導電型で、かつp型ウエル3よりも高不純物濃度のp型半導体領域からなるポケット領域8Aが設けられている。このポケット領域8Aは、前記高不純物濃度のn+ 半導体領域7よりも浅い位置に設けられている。
【0027】上記p型ウエル3の表面に形成されたゲート絶縁膜9上には、nチャネル型MISFETQnのゲート電極10Aが形成されている。このゲート電極10Aは、n型の不純物(例えばP)をドープしたn型多結晶シリコン膜で構成されている。ゲート電極10Aの上には絶縁膜11が形成され、側壁にはサイドウォールスペーサ12が形成されている。ゲート絶縁膜9、絶縁膜11およびサイドウォールスペーサ12は、例えば酸化シリコン膜からなる。
【0028】上記ゲート電極10A下のp型ウエル3の表面には、nチャネル型MISFETQnのしきい値電圧(Vth)を調整するためのチャネル不純物領域13Aが設けられている。このチャネル不純物領域13Aは、その不純物のピーク濃度が前記ポケット領域8Aのそれよりも浅い位置に形成されている。
【0029】上記チャネル不純物領域13Aは、p型の不純物(例えばB)をドープしたp型半導体領域で構成されている。すなわち、nチャネル型MISFETQnは、ゲート電極10Aをn型多結晶シリコン膜で構成し、チャネル不純物領域13Aをp型ウエル3と同じ導電型の半導体領域(p型半導体領域)で構成した表面チャネル型構造で構成されている。
【0030】前記pチャネル型MISFETQpのソース領域およびドレイン領域のそれぞれは、n型ウエル2の表面に形成された低不純物濃度のp- 半導体領域14と、このp- 半導体領域14の下部に形成された高不純物濃度のp+ 半導体領域15とで構成されている。すなわち、pチャネル型MISFETQpは、LDD構造で構成されている。
【0031】上記n型ウエル2の表面に形成された低不純物濃度のp- 半導体領域14の下部には、このp- 半導体領域14とは異なる導電型で、かつn型ウエル2よりも高不純物濃度のn型半導体領域からなるポケット領域8Bが設けられている。このポケット領域8Bは、前記高不純物濃度のp+ 半導体領域15よりも浅い位置に設けられている。
【0032】上記n型ウエル2の表面に形成されたゲート絶縁膜9上には、pチャネル型MISFETQpのゲート電極10Bが形成されている。このゲート電極10Bは、n型の不純物(例えばP)をドープしたn型多結晶シリコン膜で構成されている。ゲート電極10Bの上には絶縁膜11が形成され、側壁にはサイドウォールスペーサ12が形成されている。
【0033】上記ゲート電極10B下のn型ウエル2の表面には、pチャネル型MISFETQpのしきい値電圧(Vth)を調整するためのチャネル不純物領域13Bが設けられている。このチャネル不純物領域13Bは、その不純物のピーク濃度が前記ポケット領域8Bのそれよりも浅い位置に形成されている。
【0034】上記チャネル不純物領域13Bは、p型の不純物(例えばBF2)をドープしたp型半導体領域で構成されている。すなわち、pチャネル型MISFETQpは、ゲート電極10Bをn型多結晶シリコン膜で構成し、チャネル不純物領域13Bをn型ウエル2と異なる導電型の半導体領域(p型半導体領域)で構成した埋込みチャネル型構造で構成されている。
【0035】上記nチャネル型MISFETQnおよびpチャネル型MISFETQpのそれぞれの上部には、例えばBPSG(Boro Phospho Silicate Glass) 膜からなる絶縁膜16が形成されており、この絶縁膜16に開孔したコンタクトホール17を通じてnチャネル型MISFETQn、pチャネル型MISFETQpのそれぞれのソース領域、ドレイン領域にメタル配線18が接続されている。
【0036】次に、図2〜図13を用いて上記の構造を有する相補型MISFETの製造方法の一例を説明する。
【0037】まず、10〔Ω/cm〕程度の抵抗値を有するn- 形シリコン単結晶からなる半導体基板1を熱酸化してその表面に酸化シリコン膜19を形成した後、CVD法を用いてこの酸化シリコン膜19の上部に窒化シリコン膜20を堆積する。続いて、半導体基板1上にフォトレジスト膜21を形成し、これをマスクにしたエッチングでpチャネル型MISFET形成領域の窒化シリコン膜20を除去した後、pチャネル型MISFET形成領域の半導体基板1の表面にn型不純物(例えばP)をイオン注入する。このn型不純物の濃度は、素子分離およびソフトエラー対策に必要な最小限度の濃度に抑えるものとし、例えば1×1015/cm2程度のドーズ量とする(図2)。
【0038】次に、前記フォトレジスト膜21をアッシングで除去した後、半導体基板1を熱酸化してその表面に酸化シリコン膜22を形成する。前記窒化シリコン膜20が酸化のマスクとなるので、この酸化シリコン膜22は、前記Pをイオン注入した領域(pチャネル型MISFET形成領域)の半導体基板1の表面にのみ形成される。
【0039】次に、前記窒化シリコン膜20を熱リン酸によるエッチングで除去した後、p型不純物(例えばBF2)をイオン注入する。このp型不純物の濃度は、素子分離およびソフトエラー対策に必要な最小限の濃度に抑えるものとし、例えば1×1013/cm2程度のドーズ量とする。前記酸化シリコン膜22がイオン注入のマスクとなるので、このp型不純物は、nチャネル型MISFET形成領域の半導体基板1の表面にのみ注入される(図3)。
【0040】次に、半導体基板1にイオン注入した前記n型不純物およびp型不純物を引き伸ばし拡散することにより、半導体基板1の主面にn型ウエル2およびp型ウエル3を形成する(図4)。
【0041】次に、前記酸化シリコン膜19、22を希フッ酸水溶液によるエッチングで除去した後、半導体基板1を熱酸化してその表面に酸化シリコン膜23を形成し、続いて、CVD法を用いてこの酸化シリコン膜23の上部に窒化シリコン膜24を堆積する。次に、半導体基板1上にフォトレジスト膜25を形成し、これをマスクにしたエッチングで素子分離領域上の窒化シリコン膜24を除去する(図5)。
【0042】次に、前記フォトレジスト膜25をアッシングで除去した後、n型ウエル2上にフォトレジスト膜26を形成し、チャネルストッパ領域を形成するためのp型不純物(例えばBF2)を7×1013/cm2程度のドーズ量でイオン注入する。このとき、フォトレジスト膜26および前記窒化シリコン膜24がイオン注入のマスクとなるので、p型不純物は、p型ウエル3の素子分離領域にのみ注入される(図6)。
【0043】次に、前記フォトレジスト膜26をアッシングで除去した後、半導体基板1を熱酸化してその表面に膜厚300nm程度の酸化シリコン膜からなるフィールド絶縁膜4を形成する。このとき、同時にp型ウエル3のフィールド絶縁膜4の下部にp- 型のチャネルストッパ領域5が形成される。続いて、前記窒化シリコン膜24を熱リン酸によるエッチングで除去した後、半導体基板1を熱酸化してn型ウエル2、p型ウエル3のそれぞれの活性領域の表面に酸化シリコン膜27を形成する(図7)。
【0044】次に、n型ウエル2上にフォトレジスト膜28を形成した後、nチャネル型MISFETのしきい値電圧(Vth)を調整するために、p型不純物(例えばB)をイオン注入し、p型ウエル3の活性領域の表面にp型のチャネル不純物領域13Aを形成する。このp型不純物は、そのピーク濃度が後の工程で形成するポケット領域8Aよりも浅くなるよう、例えば10keV程度のエネルギー、1×1012/cm2程度のドーズ量でイオン注入する(図8)。
【0045】次に、前記フォトレジスト膜28をアッシングで除去した後、p型ウエル3上にフォトレジスト膜29を形成する。続いて、pチャネル型MISFETのしきい値電圧(Vth)を調整するために、p型不純物(例えばBF2)をイオン注入し、n型ウエル2の活性領域の表面にp型のチャネル不純物領域13Bを形成する。このp型不純物は、そのピーク濃度が後の工程で形成するポケット領域8Bよりも浅くなるよう、例えば25keV程度のエネルギー、1×1012/cm2程度のドーズ量でイオン注入する(図9)。
【0046】次に、前記フォトレジスト膜29をアッシングで除去した後、前記酸化シリコン膜27を希フッ酸水溶液によるエッチングで除去する。続いて、半導体基板1を熱酸化してn型ウエル2、p型ウエル3のそれぞれの活性領域の表面に膜厚5nm程度の酸化シリコン膜を形成する。この酸化シリコン膜は、nチャネル型MISFET、pチャネル型MISFETのそれぞれのゲート絶縁膜9として使用される。
【0047】次に、CVD法を用いて半導体基板1の全面に多結晶シリコン膜10を堆積した後、半導体基板1を熱酸化してこの多結晶シリコン膜10の表面に酸化シリコン膜11を形成する。多結晶シリコン膜10には、その抵抗値を低減するために、堆積時にn型の不純物(例えばP)を導入する(図10)。
【0048】次に、前記多結晶シリコン膜10上にフォトレジスト膜30を形成し、これをマスクにして前記酸化シリコン膜11および多結晶シリコン膜10をエッチングすることにより、n型ウエル2、p型ウエル3のそれぞれの活性領域上にゲート電極10A、10Bを形成する(図11)。
【0049】次に、前記フォトレジスト膜30をアッシングで除去した後、n型ウエル2上にフォトレジスト膜(図示せず)を形成する。続いて、このフォトレジスト膜およびp型ウエル3上のゲート電極10Aをマスクとして、p型ウエル3の活性領域の表面にn型不純物(例えばP)を30keV程度のエネルギー、4×1013/cm2程度のドーズ量でイオン注入する。
【0050】次に、前記フォトレジスト膜およびp型ウエル3上のゲート電極10Aをマスクとしてp型ウエル3の活性領域の表面にp型不純物(例えばB)をイオン注入する。このp型不純物は、ポケット領域8Aがn- 半導体領域6よりも深い位置に形成され、かつn+ 半導体領域7よりも浅い位置に形成されるよう、例えば20keV程度のエネルギー、2×1013/cm2程度のドーズ量でイオン注入する。また、このイオン注入は、p型不純物がゲート電極10A下に拡散するのを抑制するため、半導体基板1に対して垂直方向から行う。
【0051】次に、前記フォトレジスト膜をアッシングで除去した後、p型ウエル3上にフォトレジスト膜(図示せず)を形成する。続いて、このフォトレジスト膜およびn型ウエル2上のゲート電極10Bをマスクとして、n型ウエル3の活性領域の表面にp型不純物(例えばBF2)を20keV程度のエネルギー、4×1013/cm2程度のドーズ量でイオン注入する。
【0052】次に、前記フォトレジスト膜およびn型ウエル2上のゲート電極10Bをマスクとして、n型ウエル2の活性領域の表面にn型不純物(例えばP)をイオン注入する。このn型不純物は、ポケット領域8Bがp- 半導体領域14よりも深い位置に形成され、かつp+ 半導体領域15よりも浅い位置に形成されるよう、例えば70keV程度のエネルギー、4×1013/cm2程度のドーズ量でイオン注入する。また、このイオン注入は、n型不純物がゲート電極10B下に拡散するのを抑制するため、半導体基板1に対して垂直方向から行う。
【0053】次に、前記フォトレジスト膜をアッシングで除去した後、n型ウエル2およびp型ウエル3の表面にイオン注入した前記n型不純物およびp型不純物を引き伸ばし拡散することにより、p型ウエル3の活性領域の表面にn- 型半導体領域6を形成し、このn- 型半導体領域6の下部にp型半導体領域からなるポケット領域8Aを形成する。同時に、n型ウエル2の活性領域の表面にp- 型半導体領域14を形成し、このp- 型半導体領域14の下部にn型半導体領域からなるポケット領域8Bを形成する(図12)。
【0054】次に、半導体基板1の全面にCVD法を用いて酸化シリコン膜(図示せず)を堆積した後、異方性エッチングでこの酸化シリコン膜をパターニングし、ゲート電極10A、10Bの側壁にサイドウォールスペーサ12を形成する。
【0055】次に、n型ウエル2上にフォトレジスト膜(図示せず)を形成した後、このフォトレジスト膜、p型ウエル3上のゲート電極10Aおよびサイドウォールスペーサ12をマスクとして、p型ウエル3の活性領域の表面にn型不純物(例えばAs)を40keV程度のエネルギー、5×1015/cm2程度のドーズ量でイオン注入する。
【0056】次に、前記フォトレジスト膜をアッシングで除去した後、p型ウエル3上にフォトレジスト膜(図示せず)を形成する。続いて、このフォトレジスト膜、n型ウエル2上のゲート電極10Bおよびサイドウォールスペーサ12をマスクとして、p型ウエル2の活性領域の表面にp型不純物(例えばBF2)を15keV程度のエネルギー、5×1015/cm2程度のドーズ量でイオン注入する。
【0057】次に、前記フォトレジスト膜をアッシングで除去した後、n型ウエル2およびp型ウエルの表面にイオン注入した前記p型不純物およびn型不純物を引き伸ばし拡散することにより、p型ウエル3のn- 半導体領域6の下部にn+ 型半導体領域7を形成し、n型ウエル2のp- 型半導体領域14の下部にp+ 型半導体領域15を形成する。これにより、ポケット領域8Aを有するLDD構造のnチャネル型MISFETQnおよびポケット領域8Bを有するLDD構造のpチャネル型MISFETQpが略完成する(図13)。
【0058】その後、CVD法を用いて上記nチャネル型MISFETQnおよびpチャネル型MISFETQpのそれぞれの上部にBPSG膜からなる絶縁膜16を堆積した後、この絶縁膜16にコンタクトホール17を開孔する。続いて、スパッタ法を用いてこの絶縁膜16の上部にアルミニウム合金膜を堆積し、これをエッチングしてメタル配線18を形成することにより、前記図1に示す相補型MISFETが完成する。
【0059】以上の構成からなる本実施例によれば、下記の効果を得ることができる。
【0060】(1).nチャネル型MISFETQnのポケット領域8Aをn+ 型半導体領域7よりも浅く形成することにより、ポケット領域8Aのp型不純物がゲート電極10Aの下部に拡散するのを抑制することができるため、nチャネル型MISFETQnのしきい値電圧(Vth)の過度の上昇を防止することができる。
【0061】これにより、nチャネル型MISFETQnの短チャネル効果を抑制すると共に、電流駆動能力を向上させることができる。
【0062】(2).pチャネル型MISFETQpのポケット領域8Bをp+ 型半導体領域15よりも浅く形成することにより、ポケット領域8Bのn型不純物がゲート電極10Bの下部に拡散するのを抑制することができるため、pチャネル型MISFETQpのしきい値電圧(Vth)の過度の上昇を防止することができる。
【0063】これにより、pチャネル型MISFETQpの短チャネル効果を抑制すると共に、電流駆動能力を向上させることができる。
【0064】(3).nチャネル型MISFETQnのポケット領域8Aをn+ 型半導体領域7よりも浅く形成することにより、このポケット領域8Aを設けたことによる接合容量の増加を防止することができるので、nチャネル型MISFETQnを高速化することができる。
【0065】(4).pチャネル型MISFETQpのポケット領域8Bをp+ 型半導体領域15よりも浅く形成することにより、このポケット領域8Bを設けたことによる接合容量の増加を防止することができるので、pチャネル型MISFETQpを高速化することができる。
【0066】(5).nチャネル型MISFETQnのゲート電極10Aをn型多結晶シリコン膜で構成し、チャネル不純物領域13Aをp型ウエル3と同じ導電型の半導体領域(p型半導体領域)で構成した表面チャネル型構造で構成すると共に、p型ウエル3の不純物濃度を低減したことにより、ゲート電極10A下に生ずる空乏層内の空間電荷量を低減し、ゲート電極10A下に集められるキャリヤの密度を向上させることができるので、nチャネル型MISFETQnの電流駆動能力を向上させることができる。
【0067】(6).pチャネル型MISFETQpのゲート電極10Bをn型多結晶シリコン膜で構成し、チャネル不純物領域13Bをn型ウエル2と異なる導電型の半導体領域(p型半導体領域)で構成した埋込みチャネル型構造で構成することにより、半導体基板1とゲート絶縁膜9との界面での表面散乱によるキャリヤの移動度の低下を防止することができるので、pチャネル型MISFETQpの電流駆動能力を向上させることができる。
【0068】
【実施例2】本発明の他の実施例である相補型MISFET(CMOSFET)の構造を図14に示す。
【0069】本実施例の相補型MISFETは、nチャネル型MISFETQnを埋込みチャネル型構造で構成し、pチャネル型MISFETQpを表面チャネル型構造で構成している他は、前記実施例1と同じ構成である。
【0070】すなわち、nチャネル型MISFETQnのゲート電極10Aは、p型多結晶シリコン膜で構成され、チャネル不純物領域13Aは、p型ウエル3と異なる導電型の半導体領域(n型半導体領域)で構成されている。このチャネル不純物領域13Aは、不純物のピーク濃度がポケット領域8Aよりも浅くなるよう、例えばAsを25keV程度のエネルギー、3×1012/cm2程度のドーズ量でイオン注入して形成する。また、p型ウエル3の不純物濃度は、素子分離およびソフトエラー対策に必要な最小限の濃度に抑えるものとし、例えばBを1×1013/cm2程度のドーズ量でイオン注入して形成する。
【0071】pチャネル型MISFETQnのゲート電極10Bは、p型多結晶シリコン膜で構成され、チャネル領域13Bは、n型ウエル2と同じ導電型の半導体領域(n型半導体領域)で構成されている。このチャネル領域13Bは、不純物のピーク濃度がポケット領域8Bよりも浅くなるよう、例えばPを40keV程度のエネルギー、3×1012/cm2程度のドーズ量でイオン注入して形成する。また、n型ウエル2の不純物濃度は、素子分離およびソフトエラー対策に必要な最小限の濃度に抑えるものとし、例えばPを1×1013/cm2程度のドーズ量でイオン注入する。
【0072】本実施例によれば、nチャネル型MISFETQnおよびpチャネル型MISFETQpのそれぞれの電流駆動能力を向上させることができるので、高速で動作する相補型MISFETを実現することができる。
【0073】以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0074】前記実施例では、nチャネル型MISFET、pチャネル型MISFETのいずれか一方を埋込みチャネル型構造で構成し、他方を表面チャネル型構造で構成したが、nチャネル型MISFET、pチャネル型MISFETの両方を埋込みチャネル型構造で構成してもよく、また両方を表面チャネル型構造で構成してもよい。
【0075】前記実施例では、nチャネル型MISFET、pチャネル型MISFETのそれぞれのゲート電極を多結晶シリコン膜で構成したが、この多結晶シリコン膜の上にタングステンシリサイドなどの高融点金属シリサイド膜を積層したポリサイド構造で構成してもよい。
【0076】前記実施例では、半導体基板にp型ウエルおよびn型ウエルを形成し、p型ウエルの主面にnチャネル型MISFETを、n型ウエルの主面にpチャネル型MISFETをそれぞれ形成したが、例えば図15に示すように、n型ウエル2内にn型半導体領域32を、p型ウエル3内にp型半導体領域33をそれぞれ形成し、n型半導体領域32で囲まれた低不純物濃度のn- 半導体領域34の主面にpチャネル型MISFETQpを形成し、p型半導体領域33で囲まれた低不純物濃度のp- 半導体領域35の主面にnチャネル型MISFETQnを形成してもよい。
【0077】上記n型半導体領域32、n- 半導体領域34は、半導体基板1の主面にフィールド絶縁膜4を形成した後、pチャネル型MISFET形成領域にn型不純物(例えばP)を300keV程度のエネルギー、1×1013/cm2程度のドーズ量でイオン注入して形成する。また、上記p型半導体領域33、p- 半導体領域35は、半導体基板1の主面にフィールド絶縁膜4を形成した後、nチャネル型MISFET形成領域にp型不純物(例えばB)を200keV程度のエネルギー、1×1013/cm2程度のドーズ量でイオン注入して形成する。
【0078】
【発明の効果】本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【0079】(1).ソース領域およびドレイン領域を低不純物濃度の第1導電型半導体領域と高不純物濃度の第1導電型半導体領域とで構成したLDD構造のMISFETにおいて、前記高不純物濃度の第1導電型半導体領域よりも浅い位置に第2導電型のポケット領域を設けたことにより、ポケット領域の第2導電型不純物がゲート電極の下部に拡散するのを抑制することができるため、MISFETの短チャネル効果を抑制すると共に、電流駆動能力を向上させることができる。
【0080】(2).ソース領域およびドレイン領域を低不純物濃度の第1導電型半導体領域と高不純物濃度の第1導電型半導体領域とで構成したLDD構造のMISFETにおいて、前記高不純物濃度の第1導電型半導体領域よりも浅い位置に第2導電型のポケット領域を設けたことにより、このポケット領域を設けたことによる接合容量の増加を防止することができるので、MISFETの高速化を実現することができる。
【0081】(3).上記ポケット領域を設けたMISFETを表面チャネル型構造で構成し、チャネル不純物領域をポケット領域よりも浅く形成すると共に、半導体基板の不純物濃度を低減することにより、MISFETの電流駆動能力を向上させることができる。
【0082】(4).上記ポケット領域を設けたMISFETを埋込みチャネル型構造で構成し、チャネル不純物領域をポケット領域よりも浅く形成することにより、MISFETの電流駆動能力を向上させることができる。




 

 


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