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発明の名称 D−フリップフロップ
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−237152
公開日 平成6年(1994)8月23日
出願番号 特願平5−23950
出願日 平成5年(1993)2月12日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 パラシオス・アルベルト / 内山 邦男 / 花輪 誠
要約 目的
小スキュー及び小規模のクロックの分配回路で良いD−フリップフロップを提供すること。

構成
入力Dと出力Qが両方ともあるいはの時、排他的論理和素子100の出力及び否定出力が及びとなり、否定スイッチ素子110及び120はハイインピーダンスとなる。クロックφがあるいはの時、否定スイッチ素子111あるいは121は導通状態になるが、110あるいは120はハイインピーダンスであるため、出力Qの値が保たれる。入力DとQの値が異なる時は、素子100の出力及び否定出力が及びとなり、110及び111はクロックφがの時、導通状態となり、入力Dの値を出力Qの値となる。同様に、120及び121はクロックφがの時、導通状態となり、入力Dの値を出力Qの値となる。
特許請求の範囲
【請求項1】入力(D)及び出力(Q)の信号を入力してその信号の排他的論理和及び排他的否定論理和を出力する回路(100)を具備してなり、前記の回路(100)は排他的論理和出力及びクロック(φ)が論理「1」の時、前記入力(D)の値を第1と第2の否定スイッチ素子(110及び111)で通して出力し、前記の回路(100)は排他的否定論理和出力及び前記クロック(φ)が論理「0」の時、前記入力(D)の値を第3と第4の否定スイッチ素子(120及び121)で通して出力し、クロックの立上り及び立ち下がり両方で動作することを特徴とするD−フリップフロップ。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、クロックの立上り及び立ち下で動作するD−フリップフロップの構成に関する。
【0002】
【従来の技術】クロックの立上り及び立ち下がりで動作するフリップフロップ(以下、DETFF(Double Edge Triggered Flip-Flop)と言う)に関しては、従来の技術して、参考文献S.-L. Lu and M. Ercegovac, "A Novel CMOS Implementation of Double-Edge-Triggered Flip-Flops," IEEE, Journal of Solid-State Circuits Vol. 25,No.4,pp.1008-1110, 1990には、図2に示す28個のMOSトランジスタのものが提案されている。
【0003】また、従来の最も少ない素子で構成できる他の従来のDETFFに関しては、技術論文M. Afghahi and J. Yuan, "Double Edge-Triggered D-Flip-Flops forHigh-Speed CMOS Circuits," IEEE, Journal of Solid-State Circuits Vol. 26,No.8,pp.1168-1170, 1991には、図3及び図4に示す20個のMOSトランジスタのものも提案されている。
【0004】
【発明が解決しようとする課題】上記の図2のようなDETFFを実現する時はトランジスタの数が図3及び図4の素子より多い。また、図2のものは、クロックのゲート負荷が6個、入力Dの負荷が4個である。一方、図3のものは、クロックのゲート負荷が8個、入力Dの負荷が4個であり、図4のものは、クロックのゲート負荷が6個、入力Dの負荷が4個である。従って、高クロック周波数のシステムを構成する時は、クロックの分配やクロックのスキュー等が問題となる。このため、クロックのゲート負荷が大きければ大きほどクロックの回路が大きくてスキューが大きくなる。そこで、クロックのゲート負荷が小さい回路が望ましい。本発明の目的は、上記の図2のものよりトランジスタの数が小さく、図3及び図4より2個多いの数のトランジスタで実現ができ、クロックのゲート負荷が前記の何れのものより小さいDETFFを提供することである。
【0005】
【課題を解決するための手段】排他的論理和及び排他的否定論理和を出力する一個の素子100は、その一つの入力をA入力D、もう一つの入力を出力Qに接続する。この素子100の排他的論理和出力及びクロックφを二入力のアンドゲート140に入力し、このアンドゲート140の出力を一入力一出力及び一本の制御線をもつ一個の否定スイッチ素子110の制御線とし、前記の素子100の排他的否定論理和出力及びクロックφを二入力のオアゲート150に入力し、オアゲート150の出力を一入力一出力及び一本の制御線をもつもう一個の否定スイッチ素子120の制御線とする。前記の否定スイッチ素子110の出力線をもう一個の否定スイッチ素子111の入力線に接続し、その出力線を出力Qとする。前記の否定スイッチ素子120の出力線をもう一個の否定スイッチ素子121の入力線に接続し、その出力線を出力Qに接続する。
【0006】前記の二本の入力D及びφ並びに一本の出力Qをもち、この構成を図5に示す本発明の一つの実施例であり、22個のトランジスタで構造することができ、出力Qを供給し、然も前記の構造を高周波数システムに用いられる時、図5の412,313,414及び316の4個のMOSトランジスタしかをクロックのゲート負荷としないデータ入力D及びクロックφの二本の入力及び出力Qの一本をもつDETFFを用いることによって上記の目的が達成される。
【0007】
【作用】上記の装置の構成を図示する図1を用いて、本発明の作用を以下に説明する。
【0008】入力Dと出力Qが両方とも「1」あるいは「0」の時、素子100の排他的論理和の出力が「0」になる。同時に、前記の素子100の排他的否定論理和の出力が「1」になる。これによって、否定スイッチ素子110及び120はハイインピーダンスとなる。この場合は、クロックφが「1」あるいは「0」の時、否定スイッチ素子111あるいは121は導通状態になるが、否定スイッチ素子110あるいは120はハイインピーダンスであるため、出力Qの値が保たれる。入力DとQの値が異なる時は、素子100の排他的論理和の出力が「1」となり、前記の素子100の排他的否定論理和の出力が「0」となる。これによって、否定スイッチ素子110及び111はクロックφが「1」の時、導通状態となる。このため、入力Dの値を出力Qの値になる。また、同様に、否定スイッチ素子120及び121はクロックφが「0」の時、導通状態となり、入力Dの値を出力Qの値となる。このように図1の素子がDETFFの機能を果たすことが確認できる。
【0009】
【実施例】本発明の一つの実施例を図5に示す。
【0010】上記に説明したように図1の構成がDETFFに対応するため、以下では、図5を用いて図1の素子がクロックφに4個のゲート負荷で実現できることだけを説明し明らかにする。
【0011】まず、図1の排他的論理和及び排他的否定論理和の出力をもつ素子100は、図6の318から322の五個のpチャネル型MOSトランジスタ及び418から422五個のnチャネル型MOSトランジスタで構成されていることとする。
【0012】図1の否定スイッチ素子110及び120は図5に肯定型とし、そのスイッチ機能がMOSトランジスタ412と312及び413と313で実現し、トランジスタ312及び313のゲート線が「0」とトランジスタ312及び313のゲート線が「1」になるとそれぞれのスイッチ素子が導通状態となる。
【0013】図1の否定スイッチ素子111及び121はそれぞれのスイッチ機能がMOSトランジスタ314,414と415及びMOSトランジスタ315,316と416で実現する。否定スイッチ素子111がクロックφが「1」になると導通状態となる。否定スイッチ素子121がクロックφが「0」になると導通状態となる。出力Qを得るために317及び417のMOSトランジスタで実現される否定素子を用いる。合計、十一個のpチャネル型及び十一個のnチャネル型、22個のMOSトランジスタで図1のDETFFを実現することができる。
【0014】明らかに、クロックのゲート負荷が四個であり、入力Dのゲート負荷が六個である。
【0015】
【発明の効果】本発明は、高クロック周波数のDETFFを用いるシステムに適用できる。然も、小さい負荷のクロックシステムができ、小規模及び小さいスキューをもつシステムを構成することができる。




 

 


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