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発明の名称 半導体記憶装置およびその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−237003
公開日 平成6年(1994)8月23日
出願番号 特願平5−22388
出願日 平成5年(1993)2月10日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 宿利 章二 / 加藤 正高 / 久▲禮▼ 得男 / 由上 二郎 / 西田 高 / 久米 均
要約 目的
大容量メモリに適したトンネル電流書き込み方式の浮遊ゲート型電界効果トランジスタ構造とその製造方法を提供する。

構成
浮遊ゲート型電界効果トランジスタにおいて、第1ゲート絶縁膜3をトンネル酸化膜とし、トンネル酸化膜を挾む半導体領域の少なくとも一部をn型、および、p型半導体層とした。
特許請求の範囲
【請求項1】第1導電型の半導体基板上に、第2導電型のソース領域と第2導電型のドレイン領域を有し、前記第2導電型のドレイン領域はその上部に配置された第1導電型の浮遊ゲート電極との間の少なくとも一部に、トンネル電流が通過可能な第1ゲート絶縁膜が配置され、前記第1導電型の浮遊ゲート電極の上部に第2ゲート絶縁膜を介して配置された制御ゲート電極を設けた電界効果トランジスタを単位メモリセルとして構成したことを特徴とする半導体記憶装置。
【請求項2】請求項1において、前記制御ゲート電極が第2導電型の導電膜であり、前記第2導電型のドレイン領域と前記第1導電型の浮遊ゲート電極とのオーバーラップ長が、前記電界効果トランジスタの実効的なチャネル長よりも長い半導体記憶装置。
【請求項3】請求項1において、前記第1ゲート絶縁膜が膜厚3ナノメータ以下のシリコン酸化膜である半導体記憶装置。
【請求項4】請求項1または2において、前記浮遊ゲート電極が単結晶半導体膜からなる半導体記憶装置。
【請求項5】請求項1において、前記第2導電型のドレイン領域と、前記第2導電型のソース領域とが、前記第1導電型の半導体基板により形成された半導体柱内に縦方向に配置され、前記半導体柱の周囲に内側から順番に、前記第1ゲート絶縁膜,前記浮遊ゲート電極,前記第2ゲート絶縁膜、および前記制御ゲート電極が配置された半導体記憶装置。
【請求項6】請求項1において、前記第2導電型のドレイン領域と、前記第2導電型のソース領域とが、前記第1導電型の半導体基板内部に形成された半導体溝内に縦方向に配置され、前記半導体溝の内壁に外側から順番に、前記第1ゲート絶縁膜,前記浮遊ゲート電極,前記第2ゲート絶縁膜、および前記制御ゲート電極が配置された半導体記憶装置。
【請求項7】請求項4または5において、前記半導体柱が6方最密配置されたこと、すなわち、一方向の配列ピッチがそれと垂直方向の配列ピッチの√3/2倍である半導体記憶装置。
【請求項8】半導体基板上に周辺回路の素子分離領域を形成した後、メモリセル群が配置されるべき領域に半導体柱を形成する第1の工程と、前記半導体柱の周囲に第1ゲート絶縁膜,浮遊ゲート電極,第2ゲート絶縁膜、および制御ゲート電極を埋め込む第2の工程と、周辺回路用のトランジスタを形成する第3の工程を含むことを特徴とする半導体記憶装置の製造方法。
【請求項9】半導体基板上に周辺回路の素子分離領域を形成した後、メモリセル群が配置されるべき領域に半導体溝を形成する第1の工程と、前記半導体溝の内部に第1ゲート絶縁膜,浮遊ゲート電極,第2ゲート絶縁膜、および制御ゲート電極を埋め込む第2の工程と、周辺回路用のトランジスタを形成する第3の工程を含むことを特徴とする半導体記憶装置の製造方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、超高集積化が可能な半導体記憶装置およびその製造方法に関する。
【0002】
【従来の技術】半導体メモリは、その電源のオフによって書き込み情報が消去される揮発性メモリ(ダイナミックランダムアクセスメモリ;DRAMと略記)と、電源のオフによっても書き込み情報が保持される不揮発性メモリ(スタティックランダムアクセスメモリ;SRAMと略記)、および電源のオンオフに影響されない読み出し専用メモリ(リードオンリメモリ;ROMと略記)に大別できる。なかでもDRAMは最先端の微細加工を牽引する技術先導メモリとして、今日まで3年間毎に4倍という集積度の向上を達成してきており、既に、4メガビットDRAMの量産が開始されている。この高集積化は、素子寸法を微細化することで達成されてきた。
【0003】図4に従来のDRAMの、代表的メモリセルの断面図を示す。この従来例では、半導体基板1上に素子分離領域12で分離され、ドレイン領域18,ソース領域17,ゲート絶縁膜13、およびワード線となるゲート電極16から構成されたスイッチ用トランジスタと、ドレイン領域18に接続されたビット線50およびソース領域17に接続された電荷蓄積シード46,キャパシタ絶縁膜47,プレート電極48からなる蓄積キャパシタから構成された単純な構造である。
【0004】従来のDRAMセルでは、セル面積の微細化と電源電圧の低下に伴う蓄積電荷量の減少のために、信号対雑音比(SN比と略記)の低下や、α線の入射による信号反転等の弊害が顕在化し、信頼性の維持が大きな課題となっている。このため、セル面積を微細化しても、蓄積電荷量を増加させることのできるメモリセルとして、蓄積キャパシタの一部をスイッチ用トランジスタや素子間分離酸化膜の上に積み上げた、いわゆる、積層容量型セルや、基板内に深い溝を堀り、その側壁に電荷蓄積キャパシタを形成した溝型セルが、4メガビットDRAM以降の主流セル構造となっている。
【0005】上記の立体化セルと自己整合プロセスを駆使して、16メガビットや64メガビットDRAMセルの試作が試みられているが、メモリセル面積をこれまでのトレンドに沿って小さくすると、256メガビットDRAMでは、セル面積は0.5μm2 程度となる。この微少セル面積の中に十分大きな蓄積キャパシタを実現するためには、積層容量型セルでは超薄膜のキャパシタ絶縁膜を使用するか、あるいは、溝型セルでは深さ5μm,開口幅0.3μm 程度の縦横比15以上の超深溝を形成せねばならず、いずれも、現状の半導体技術では非常に困難な状況にある。
【0006】図5は代表的な不揮発性メモリ素子の一つであるFAMOS(フローティング・ゲート・アバランシェインジェクション・モス)トランジスタを一つのメモリセルとするタイプのメモリの断面図である。このタイプのメモリは、従来のDRAMセルで必要であった大きな電荷蓄積キャパシタを不要とするため、セルの微細化には最も適する。図5のメモリセルは、ゲート絶縁膜13の上部に電気的に他と完全に絶縁された浮遊ゲート電極14を有し、さらにその上部に第2ゲート絶縁膜15を介してワード線となる制御ゲート電極16が配置されている。このメモリセルへの情報の書き込みは、制御ゲート電極16に大きな電圧を印加して、ドレイン領域18および半導体基板1の表面領域からゲート絶縁膜13を通過して浮遊ゲート電極14へ電荷を注入し、その電荷蓄積によって制御ゲート電極16からみたトランジスタのしきい電圧の変化を情報として記憶する。
【0007】すなわち、浮遊ゲート電極14が電気的に絶縁分離されているため、蓄積電荷量がDRAMセルの場合の1/10以下と少ないにも拘らず、蓄積した電荷は漏洩されにくく、長時間の放置による書き込みデータの消失に対して非常に耐性がある。したがって、従来のDRAMに必要なデータの自然消失を補償する再書き込み動作、いわゆるリフレシュ動作は不要であり、また、書き込んだデータの読み出し動作による蓄積電荷の消失も非常に小さく、DRAMセルにおいて必要な再度の書き込み動作も不要である。
【0008】しかし、上述したように、データの書き込み動作において、蓄積電荷はすべてゲート絶縁膜13中を通過するため、データの繰返し書き換え動作によって、ゲート絶縁膜の耐圧劣化や半導体基板1との界面準位発生によるドレイン電流駆動性能の低下等の素子特性変動が起こる。このため、現状の最大書き換え回数は104〜105回であり、従来のDRAMのそれの1015回程度に比較すると10桁の大差がある。このデータ書き換え回数をいかに向上するかが、このタイプのメモリセルの大きな課題であった。
【0009】
【発明が解決しようとする課題】上述したように、従来のDRAMセルの問題点は、大きな蓄積キャパシタを微細なセル面積内に形成できなくなりつつある点であり、一方、従来のFAMOSメモリはセル面積の微細化は可能であるが、データの書き換え回数に問題があった。
【0010】本発明の目的は、二つの型のメモリの課題を解決し、両者の優位点のみを活かした新しいメモリセル構造を提案することにある。本発明では、ギガビット級の超高集積メモリに適した、微細化の容易な、かつ、従来のDRAMと同等のデータ書き換え回数を実現可能なメモリセル構造、および、その製造方法を提供する。
【0011】
【課題を解決するための手段】図1は、本発明によるメモリセルの断面図を示したものである。本セル構成の特徴は、第1導電型の半導体基板上1に、第2導電型のソース領域9と第2導電型の高濃度ドレイン領域8を有し、前記第2導電型のドレイン領域8とその上部に配置された第1導電型の浮遊ゲート電極4との間には、トンネル電流が通過可能な第1ゲート絶縁膜3が配置され、前記第1導電型の浮遊ゲート電極4の上部に第2ゲート絶縁膜5を介して配置された制御ゲート電極6を有する電界効果トランジスタである。
【0012】また、図2に本発明の第2のメモリセルの断面図を、図3に本発明の第2のメモリセルの平面図を示すように、第2導電型のドレイン領域8と、第2導電型のソース領域9とが、前記第1導電型の半導体基板1により形成された半導体柱内に縦方向に配置され、前記半導体柱の周囲に内側から順番に、前記第1ゲート絶縁膜3,浮遊ゲート電極4,第2ゲート絶縁膜5、および制御ゲート電極6が配置された縦型電界効果トランジスタであることも特徴としている。
【0013】
【作用】図6から図8に示した本発明のメモリセル動作を説明するためのエネルギバンドの説明図、および、図9と図10に示した電圧電流特性図を用いて、本発明の効果を説明する。以下の説明では、第1導電型をn型,第2導電型をp型と想定して述べるが、各々が反対の導電型であっても基本動作に問題はない。
【0014】まず、図6に示す熱平衡状態のエネルギバンド図は、図1中に示したX−Y方向に沿った構造に対応するものであり、左側から、p型制御ゲート電極領域81,第2ゲート酸化膜82,n型浮遊ゲート電極領域83,第1トンネルゲート酸化膜84、および、p型ドレイン領域85から構成されている。図中では、伝導帯の最低エネルギ準位91,価電子帯の最高エネルギ準位92,p型半導体領域である制御ゲート電極領域81とドレイン領域85のフェルミ準位94、および、n型浮遊ゲート電極領域83のフェルミ準位93,第1トンネルゲート酸化膜84と第2ゲート酸化膜82の伝導帯の最低エネルギ準位95,価電子帯の最高エネルギ準位96を示しており、熱平衡時ではフェルミ準位は一致している。
【0015】このメモリセルへのデータの書き込み動作は、p型制御ゲート電極81に書き込み正電圧(Vww>0)とp型ドレイン領域85に書き込み負電圧(Vbw<0)を同時に印加して、書き込むセルのみに選択的に、n型浮遊ゲート電極83とp型ドレイン領域85との間に順方向の電位差を印加させる。この電位差は、第1トンネルゲート酸化膜84のキャパシタンス:Ctと第2ゲート酸化膜82のキャパシタンス:Cgとのカップリング効率をCg/(Cg+Ct)とすると、CgVww/(Cg+Ct)で決まる。
【0016】図7にこの時のエネルギバンド状態を示す。電位差が十分に高く、p型ドレイン領域85のフェルミ準位94がn型浮遊ゲート電極83のフェルミ準位93以上に高くなると、p型ドレイン領域85の価電子帯の電子が第1トンネルゲート酸化膜84中を直接トンネルしてn型浮遊ゲート電極83へ移動する。このトンネル電流によるn型浮遊ゲート電極83への負電荷の蓄積が書き込み動作となる。この電荷蓄積によって、図1に示した電界効果トランジスタのn型浮遊ゲート電極6からみたしきい電圧が低下し、データの記憶に対応させる。
【0017】図8にこの電荷蓄積時のエネルギバンド状態を示す。蓄積電荷量をQとすると、蓄積時のn型浮遊ゲート電極83の電位Vfgsは、Q/(Cg+Ct)となる。この蓄積状態で、n型浮遊ゲート電極83内の蓄積電荷は、書き込み時とは逆方向に、第1トンネルゲート酸化膜84中をトンネルしてp型ドレイン領域85へ漏洩する。このため、従来のDRAMと同様にデータのリフレシュ動作は必要となる。しかし、n型浮遊ゲート電極83内の伝導帯電子のエネルギ準位と一致するp型ドレイン領域85内の価電子帯電子のエネルギ準位が存在しないため、漏洩トンネル電流は書き込み時のトンネル電流より非常に小さい。
【0018】図9はこの状況を、n型浮遊ゲート電極83とp型ドレイン領域85との間の電圧電流特性として示す。書き込み時のp型制御ゲート電極81の印加電圧(Vww)は正電圧であり、大きなトンネル電流がn型浮遊ゲート電極83から流れ出る。一方、電荷蓄積時Vfgsあるいは読み出し時のp型制御ゲート電極81の印加電圧Vwrは負電圧であり、n型浮遊ゲート電極83に流れ込むトンネル電流は、書き込み時のそれに比較して10-7〜10-4に小さくなる。このことは、データの書き込み時間に比較して107〜104倍のデータ保持時間を実現できることを意味している。
【0019】さらに、図1に示したように、トンネル電流による書き込み領域となるp型ドレイン領域とn型浮遊ゲート電極とのオーバーラップ長さLtを、トランジスタの実効チャネル長Loよりも長く設定することにより、データ保持時間を向上できる。
【0020】図10にn型浮遊ゲート電極83への電荷蓄積によるトランジスタの電圧電流特性の変化を示す。電荷蓄積のないp型チャネルトランジスタのしきい電圧を高く設定し、電荷蓄積によるしきい電圧の低下量に応じて、電荷蓄積のないメモリセルのトランジスタをオンさせない電圧範囲でp型制御ゲート電極81の読み出し電圧Vwrを設定する。
【0021】本発明のメモリセル動作に基づいて、図2および図3に示した縦型のトランジスタ構造とすることにより、従来のDRAMセルの問題点であった大きな蓄積キャパシタ構造が不要となり、かつ、従来のFAMOSメモリセルよりもさらに微細なセル面積を実現できる。さらに、従来のFAMOSメモリの課題であったデータの書き換え回数の向上は、上述したように本発明のメモリセルへのデータ書き込みが直接トンネル電流によっているため、データの繰返し書き換え動作に伴うゲート絶縁膜の耐圧劣化や界面準位発生によるドレイン電流駆動性能の低下等の素子特性変動を回避でき、データの書き換え回数を飛躍的に向上できる。
【0022】上述のように、本発明のメモリセルによれば、従来のメモリの問題点を解消し、256メガビット以降の大容量メモリを容易に実現することができ、その産業的効果は著しいものがある。
【0023】
【実施例】
(実施例1)本発明のメモリセルの第1の実施例を、各製造工程毎に、図11から図16に示した断面図を用いて説明する。図11,図13,図15はビット線に平行な方向の断面を、図12,図14,図16はワード線に平行な方向の断面を示す。
【0024】図11,図12に示すように、抵抗率10Ωcmのn型シリコン基板21上の周辺回路用p型チャネルMOSトランジスタが形成されるべき領域に接合深さ0.6μm,表面ボロン(B)の濃度5×1017/cm3 のp型ウエル領域23を形成し、トランジスタが形成されるべき領域にのみ膜厚20nmの酸化膜40と膜厚100nmのシリコン窒化膜41パターンを形成し、1100℃の熱酸化法により素子間分離用の膜厚300nmの酸化膜24を形成する。酸化膜40とシリコン窒化膜41を残したまま、ソース領域の取り出し用にボロン(B)濃度1×1020/cm3 のp型拡散層22を形成した後、メモリセル群が形成されるべき領域に縦型トランジスタとなるシリコン柱25を加工するための幅0.3μm のレジストパターン42を形成する。レジストパターン42をマスクにn型シリコン基板21をドライエッチング法により深さ1μmに加工し、さらに、加速エネルギ30keVのボロン(B)イオンを打込み量2×1015/cm2 打ち込んで、ソース領域26を形成する。
【0025】次に、図13,図14に示すように、レジストパターン42を除去し、温度800℃の稀釈酸素酸化法により膜厚2.5nm の第1トンネルゲート酸化膜27を形成し、堆積温度500℃の化学気相成長法(ケミカルベーパーデポジション:CVD)によってリン(P)を濃度1×1020/cm3 にその場ドープしながら膜厚50nmのポリシリコンを堆積し、異方性ドライエッチング法により加工してシリコン柱25の周辺にn型浮遊ゲート電極28を形成する。さらに、n型浮遊ゲート電極28の周辺にCVD法により膜厚7nmの酸化膜を堆積して第2ゲート酸化膜29を形成し、第2ゲート酸化膜29の周辺にCVD法により、ボロン(B)を濃度1×1020/cm3 にその場ドープしながら膜厚50nmのポリシリコンを堆積し、シリコン柱25間のワード線をなるべく領域にレジストパターン42を形成し、異法性ドライエッチング法により加工して制御ゲート電極30を形成し、メモリセル群の領域のみにp型ドレイン領域34を加速エネルギ30keVのボロン(B)イオンを打込み量2×1015/cm2 打ち込んで形成する。
【0026】さらに、図15,図16に示すように、酸化膜40とシリコン窒化膜41を除去した後、周辺回路用のゲート酸化膜32,ゲート電極33、およびソース・ドレイン領域35を形成し、CVD法によりシリコン酸化膜36を堆積し、コンタクト孔を開口し、膜厚300nmのタングステン(W)からなる第1層配線37を形成し、膜厚500nmのシリコン酸化膜からなる第1層間膜38の堆積の後、層間接続穴を開口し、膜厚500nmのアルミニウム(Al)からなる第2層配線39を形成して、本実施例のメモリが完成する。
【0027】本実施例のメモリは、電荷蓄積のない状態のトランジスタのしきい電圧が−1.7V,書き込み時ワード線電圧4V,読み出し時ワード線電圧−1.5V、および、スタンバイ時ワード線電位0Vの動作条件下で、正常なメモリ動作が確認できた。また、ワード線ピッチは0.6μm,ビット線ピッチ0.6μmに加工でき、セル面積は0.36μm2にすることができた。これは、0.3μm 製造技術により1ギガ(1×109)ビットDRAMの製造に充分対応できるものである。
【0028】(実施例2)本発明の第2の実施例を、平面図を示した図17、および、そのメモリセルの平面レイアウトを示した図18を用いて説明する。
【0029】本実施例では、実施例1で述べた本発明のメモリセルを6方最密充填配置したメモリアレー構成について述べる。図17に示した本実施例のメモリセルの平面図では、ビット線43方向の縦型トランジスタの配置ピッチをXとすると、ワード線30方向の配置ピッチは(√3/2)Xである。実施例1と同様に、0.3μm技術を用いて、ビット線43方向の配置ピッチを0.6μm に設計した。その結果、セル面積を0.312μm2にまで低減できた。また、図18に示すように、縦型トランジスタを形成するべきシリコン柱を定義するためのパターン61,シリコン柱の周辺に自己整合的に形成されるワード線を接続するためのワード線接続パターン62、および、ビット線を加工するためのパターン63からメモリセルは形成できる。
【0030】本実施例のメモリセルアレーは、実施例1と同様に、電荷蓄積のない状態のトランジスタのしきい電圧を−1.7V ,書き込み時ワード線電圧を4V,読み出し時ワード線電圧を−1.5V 、および、スタンバイ時ワード線電位を0Vの動作条件下で、正常なメモリ動作が確認できた。さらに、本実施例のセル配置と0.2μm 加工技術によれば、セル面積を0.139μm2にまで縮少でき、1ギガ(1×109)ビット以上のDRAMの製造に充分対応できるものである。
【0031】(実施例3)本発明のメモリセルの第3の実施例を、その平面レイアウト図を示した図19,断面図を示した図20、および図21を用いて説明する。
【0032】本実施例では、シリコン基板内に形成した溝の側面をチャネルとして用いる縦型トランジスタをメモリセルとする例である。図19に示した平面レイアウトでは、ビット線として使用するメモリセルの活性領域を定義するためのパターン101,溝を開口するためのパターン102、および、ワード線を定義するパターン103からなる。図19中に記号A−B、および、C−Dで示した、ビット線に平行な方向(A−B)のメモリセル断面を図20に、ワード線に平行な方向(C−D)のメモリセル断面を図21に示す。
【0033】図20に示した断面では、p型シリコン基板104内に埋め込まれたn型ソース領域105の上部に、縦型トランジスタのチャネルとなるpウエル領域106を形成し、パターン101で定義された素子分離領域を形成した後、ビット線としても兼用する、接合深さ0.4μm のn型度ソース領域109を形成し、さらに、メモリセルを形成する所望の領域に溝を開口するためのパターン102を用いて幅0.2μm,深さ1.2μmの溝を形成し、その内部に内側から膜厚2nmの第1トンネルゲート酸化膜110,膜厚50nmのp型浮遊ゲート電極111,膜厚6nmの第2ゲート酸化膜112および、膜厚100nmのn型制御ゲート電極を埋め込んだ後、ワード線を定義するパターン103を用いて加工した状態である。また、図21に示したワード線に平行な方向の断面では、図19中のパターン101で定義された素子分離領域107が縦型トランジスタ間に配置されている。
【0034】本実施例では、ビット線の配置ピッチは0.6μm ,ワード線の配置ピッチも0.6μmでありセル面積は0.36μm2である。
【0035】(実施例4)本実施例では、実施例1で述べたメモリセルのビットコンタクトを自己整合的に形成する例を、図22から図24に示した各製造工程のメモリセル断面図を用いて述べる。
【0036】図22は、n型シリコン基板141上に縦型トランジスタを形成するシリコン柱の加工を、浅いシリコン柱143とその周囲に形成した絶縁膜のサイドスペーサ152をマスクとして加工し、さらに、p型ソース領域142,p型ドレイン領域151,第1トンネルゲート酸化膜144,n型浮遊ゲート電極145を形成した状態を示している。
【0037】次に、図23に示すように、第2ゲート酸化膜146の堆積,p型制御ゲート電極であるワード線147を形成し、最後に、図24に示すように、絶縁膜148を埋め込んで、エッチバック法により平坦化を行い、シリコン柱143の上端部を露出させた後、ビット線150を形成する。
【0038】本実施例のメモリセルでは、微細なビットコンタクト孔を開口することなしに、自己整合的にビット線への接続ができるため、製造工程が容易となる。また、本実施例では、ワード線ピッチは0.5μm,ビット線ピッチ0.6μmであり、セル面積は0.30μm2にすることができた。これは、0.2μm 製造技術による1ギガビットメモリの製造に充分対応できるものである。
【0039】(実施例5)本実施例では、実施例1で述べたメモリセルの構造材料に高誘電材料を適用した例をのべる。製造工程は、図11から図16に示した実施例1の各製造工程と同等であり、材料の変更だけで本実施例が実現できる。
【0040】本実施例では、第1ゲート絶縁膜27として、膜厚2nmのシリコン酸化膜を、浮遊ゲート電極28として膜厚50nmのn型ポリシリコン膜を、第2ゲート絶縁膜29として実効膜厚3nmの酸化タンタル(Ta25)膜を、制御ゲート電極30として膜厚70nmの窒化チタン(TiN)膜を使用した。これにより、ゲート容量比で決まるカップリング効率をほぼ0.5 にすることができ、書き込みワード線電圧を3Vまで低減できた。
【0041】
【発明の効果】本発明によれば、第1導電型の半導体基板上に、第2導電型のソース領域と第2導電型のドレイン領域を有し、第2導電型のドレイン領域とその上部に配置された第1導電型の浮遊ゲート電極との間には、トンネル電流が通過可能な第1ゲート絶縁膜を設け、第1導電型の浮遊ゲート電極の上部に第2ゲート絶縁膜を介して制御ゲート電極を少なくとも配置した電界効果トランジスタからメモリセルを構成することにより、蓄積電荷容量を必要とせず、かつ、セル面積の飛躍的な微少化が達成することができる。その結果、1ギガビット以降の大容量メモリを製造することが可能となる。




 

 


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