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発明の名称 半導体装置の製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−236995
公開日 平成6年(1994)8月23日
出願番号 特願平6−710
出願日 昭和60年(1985)2月1日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 甲藤 久郎 / 奥山 幸祐
要約 目的
本発明の目的は内部回路にLDD構造のMOSFETを用いる半導体装置における入出力回路のMOSFETの静電破壊耐圧を向上することのできる半導体装置を提供することにある。

構成
本発明はLDD構造のMOSFETで構成された内部回路と、ボンデイングパッドに接続されるMOSFETで構成された入出力回路とを有する半導体装置の製造方法であって、その入出力回路のMOSFETのソース・ドレイン領域をサイドウォールを利用して、その内部回路のMOSFETのソース・ドレイン領域よりも深く形成することを特徴としている。
特許請求の範囲
【請求項1】半導体主面に内部回路を構成する第1導電型の第1MOSFETと、入力または出力回路を構成する第1導電型の第2MOSFETとを有する半導体装置の製造方法であって、前記主面の前記第1及び第2MOSFET形成領域にゲート電極をそれぞれ形成する工程、前記主面の第1MOSFET形成領域に第1導電型不純物を導入することによって、前記第1MOSFETのゲート電極下部に一部が廻り込む第2半導体領域を形成する工程、前記第1及び第2MOSFETのゲート電極それぞれの側部に、サイドウォールを形成する工程、前記第2MOSFET形成領域に前記ゲート電極及び前記サイドウォールを利用した第1導電型不純物の選択導入によって、前記第2MOSFETのソース及びドレイン領域として前記第2半導体領域の不純物濃度より高い不純物濃度を有する第3半導体領域を形成する工程、そのソース又はドレイン領域が前記第2半導体領域から成る前記第1MOSFETの形成領域に、前記前記ゲート電極及び前記サイドウォールを利用した第1導電型不純物の選択導入によって、前記第第2半導体領域の不純物濃度より高い不純物濃度を有する第1半導体領域を形成する工程、とを含むことを特徴とする半導体装置の製造方法。
【請求項2】前記第1及び第2MOSFETは、Nチャネル型MOSFETであり、前記第1、第2及び第3半導体領域は、それぞれ砒素、リン、リンを導入することによって形成されることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】前記第3半導体領域の不純物濃度は、1〜20×1019/cm3であることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項4】前記第2MOSFETのドレイン領域にボンディングパッドを接続することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項5】前記第3半導体領域は、前記第1半導体領域よりも深く形成して成ることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項6】前記サイドウォールの形成工程は、前記ゲート電極を含む前記半導体主面に絶縁膜を堆積する工程と、その絶縁膜を反応性イオンエッチングによりエッチングする工程とを含むことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項7】半導体主面に内部回路を構成するNチャネル型の第1MOSFET及びPチャネル型の第3MOSFETと、入力または出力回路を構成するNチャネル型の第2MOSFETとを有する半導体装置の製造方法であって、前記主面の前記第1、第2及び第3MOSFET形成領域にゲート電極をそれぞれ形成する工程、前記第3MOSFET形成領域を覆う第1マスクを前記半導体主面上に選択的に形成する工程、前記第1マスク形成後、前記第1MOSFET形成領域に第1導電型不純物を導入することによって、前記第1MOSFETのゲート電極下部に一部が廻り込む第2半導体領域を形成する工程、前記第1、第2及び第3MOSFETのゲート電極それぞれの側部に、サイドウォールを形成する工程、前記第1及び第3MOSFET形成領域を覆う第2マスクを、前記半導体主面上に選択的に形成する工程、前記第2マスク形成後、前記第2MOSFET形成領域に前記ゲート電極及び前記サイドウォールを利用した第1導電型不純物の選択導入によって、前記第2MOSFETのソース及びドレイン領域として前記第2半導体領域の不純物濃度より高い不純物濃度を有する第3半導体領域を形成する工程、前記第3MOSFET形成領域を覆う第3マスクを、前記半導体主面上に選択的に形成する工程、前記第3マスク形成後、そのソース又はドレイン領域が前記第2半導体領域から成る前記第1MOSFETの形成領域に、前記前記ゲート電極及び前記サイドウォールを利用した第1導電型不純物の選択導入によって、前記第第2半導体領域の不純物濃度より高い不純物濃度を有する第1半導体領域を形成する工程、前記第1及び第2MOSFET形成領域を覆う第4マスクを、前記半導体主面上に選択的に形成する工程、前記第4マスク形成後、前記第2MOSFET形成領域に前記ゲート電極及び前記サイドウォールを利用した第2導電型不純物の選択導入によって、前記第3MOSFETのソース及びドレイン領域として前記第4半導体領域の不純物濃度より高い不純物濃度を有する第3半導体領域を形成する工程、とを含むことを特徴とする半導体装置の製造方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明はホットキャリア対策と静電破壊対策を施した半導体装置に関し、特に内部回路にLDD(Lightly Doped Drain)構造のMOS型電界効果トランジスタを有する半導体装置に関するものである。
【0002】
【従来の技術】最近のMOS型電界効果トランジスタ(MOSFET)を用いた半導体装置、特に微細化を図った半導体装置では、いわゆるホットキャリアの発生を防止するためにソース・ドレインにLDD構造を用いている。このLDD構造はゲートに対してオフセット形成された高濃度領域と、これとゲート(チャネル領域)間に設けた低濃度領域とでソース・ドレイン領域を構成するもので、このオフセットの領域によってドレイン端のチャネル方向電界が緩和されてホットキャリアの発生が抑制され、ホットキャリアによる素子特性劣化に対する信頼性の向上を図ることができる。前記オフセット領域は例えばNチャネルMOSFET(NMOSFET)の場合、1013/cm2程度のリン(P)を用いた濃度とし、その深さは0.2〜0.4μmである。なお、LDDについては、P.J.Tsang 他,IEEE Transactions on electron devices,Vol.ED-29,No.4,P590(1982)に記載されている。
【0003】
【発明が解決しようとする課題】ところで、このLDD構造を用いて本発明者がD−RAM(Dynamic−RAM)等を構成したところ、半導体装置として必要な電界耐圧が得られるものの入出力回路における静電破壊耐圧に難点のあることが判明した。すなわち、LDD構造の素子を入出力回路のように外部からの静電エネルギが直接的に印加される部位の素子、特に、入力保護素子として利用した場合には、比較的に小さい静電エネルギによってもゲート絶縁膜破壊が生じることが明らかとなった。この原因としては入力保護素子の導通する電圧がオフセット領域としての低濃度領域の存在によって高くなるため、ゲート絶縁膜に加わる電圧が高くなり静電破壊耐圧を低下させるためと考えられる。
【0004】このため、本発明者は、検討を重ねた結果、入出力回路用のMOSFETのソース・ドレイン領域を、ホットキャリアの防止に関しては砒素(As)のみで構成するよりもリン(P)で構成する方が有効であること、さらに単にLDD構造に用いているリンをそのまま利用するのみでは濃度が充分ではないことを発見した。また、形成時においても単に高濃度のリン領域を通常の方法で形成するのみでは拡散速度の大きいリンのためにゲート下のチャネル長(ゲート実効長)が小さくなり、これに対処すればゲート長が大になって半導体装置の微細化に逆行することがわかった。勿論、ソース・ドレイン領域に砒素のみを用いた構成ではホットキャリアによるドレイン耐圧が低下されることは前述のとおりである。
【0005】本発明の目的は内部回路にLDD構造のMOSFETを用いる半導体装置における入出力回路のMOSFETの静電破壊耐圧を向上することのできる半導体装置を提供することにある。
【0006】また、本発明は静電破壊耐圧を向上する一方で、ホットキャリア耐圧の低下を生じることのない半導体装置を提供することにある。
【0007】さらに、本発明の別な目的はソース・ドレイン領域の抵抗を増大することなく素子の動作の高速化を図ることのできる半導体装置を提供することにある。
【0008】そして、本発明のさらなる目的は前述の目的の半導体装置を容易に得ることのできる半導体装置の製造方法を提供することにある。
【0009】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【0010】本発明はLDD構造のMOSFETで構成された内部回路と、ボンデイングパッドに接続されるMOSFETで構成された入出力回路とを有する半導体装置の製造方法であって、その入出力回路のMOSFETのソース・ドレイン領域をサイドウォールを利用して、その内部回路のMOSFETのソース・ドレイン領域よりも深く形成することを特徴としている。
【0011】
【作用】内部回路のLDD構造MOSFET形成のためのサイドウォール形成プロセスを入出力回路のMOSFET形成にも適用させることで、不純物濃度が高く、かつ深いソース・ドレイン領域にもかかわらず、ゲート(電極)への廻り込みが小さく、そして濃度勾配が緩やかなとなり、ホットキャリアの発生を抑制でき、かつ静電破壊耐圧を向上することができる。
【0012】
【実施例】
実施例1:図1は本発明によって得られたCMOS構成の半導体装置、たとえばD−RAMの実施例を示し、その入出力回路1と、メモリセル以外の内部回路2の夫々の断面構成を示している。
【0013】すなわち、P型シリコン基板10には入出力回路1の素子としてNMOSFET11を形成し、同じく基板10およびこれに設けたN型ウェル14には夫々内部回路2の素子としてNMOSFET12とPMOSFET13を形成しており、夫々は素子分離絶縁膜(SiO2)15によって互いに絶縁されている。
【0014】前記NMOSFET11はゲート絶縁膜(SiO2)16上に形成した多結晶シリコンからなるゲート17と、前記基板10の主面に設けたソース・ドレイン領域としてのN型領域18,18とで構成している。前記ゲート17は両側に低圧CVD法にて形成したSiO2からなるサイドウォール22を有する。ここで、このN型領域18,18は、低濃度にリンをドープした領域(低濃度リン領域)19と高濃度にリンをドープした領域(高濃度リン領域)20で構成している。本例の場合、各リン領域19,20の濃度は夫々1013/cm2(約1×1018/cm3)以下、1〜1015/cm2となっている。特に、リン領域20は1〜20×1019/cm3又はそれ以上の濃度とされる。このように高濃度のリン領域をソース・ドレイン領域としても、後述するようにホットキャリアの発生は少なく、かつ静電破壊に対する強度が増すことを、本発明者は確認している。また、夫々低濃度リン領域、高濃度リン領域が基板10と作る接合の深さは0.2μm、0.5μmとしている。なお、高濃度リン領域20の内端はゲート17の両端下位置まで拡散し、低濃度リン領域を含んだ形になっている。
【0015】一方、前記NMOSFET12は同様にゲート絶縁膜16上の多結晶シリコンからなるゲート23と、ソース・ドレイン領域としてのN型領域24,24とで構成している。前記ゲート23の両側にはサイドウォール25を形成し、N型領域24,24は低濃度リン領域26と高濃度の砒素をドープした領域(砒素領域)27とで構成している。特に砒素領域27はサイドウォール25によってゲート23に対してオフセット構造とし、低濃度リン領域26はサイドウォール25下の基板10内に形成していわゆるLDD構造となっている。低濃度リン領域26の濃度は1013/cm2(約1×1018/cm3)以下、砒素領域27は5〜1015/cm2(1〜4×1020/cm3)であり、夫々低濃度リン領域、高濃度リン領域が基板10と作る接合の深さは0.2μm、0.2〜0.3μmである。したがって、前述の高濃度リン領域20は砒素領域27よりも0.3μm〜0.2μm深く形成されていることになる。
【0016】さらに、前記PMOSFET13は同様にゲート絶縁膜16上のゲート28と、N型ウェル14に形成したソース・ドレイン領域としてのP型領域29,29とで構成している。本例ではこのPMOSFET13はLDD構成とはなっていない。このP型領域29,29はボロンをドープしておりその濃度は5×1015/cm2程度である。
【0017】しかる上で、前記各ソース・ドレイン領域18,24,29およびゲート17,23,28の表面には白金又は高融点金属のシリサイド層33,34を形成している。図中、31はPSG等の層間絶縁膜、32はアルミニウム(Al)配線である。
【0018】図12は入力回路を、図13は出力回路を示す図であり、夫々、入出力回路1の例示す。図12および図13よりわかるように、入出力回路1はボンディングパッドBPに接続された回路である。NMOSFETQN1〜QN3がNMOSFET11と、PMOSFETQP1,QP2がPMOSFET13と、夫々同一の構造とされる。また、内部回路2は、入出力回路1とメモリセルを除いた部分すなわち、デコーダ、センスアンプ、メインアンプ、各種の信号発生回路等の回路を含む。
【0019】なお、本実施例では、メモリセルのNMOSFETはNMOSFET12と同一の構造としている。
【0020】したがって、この構成によれば内部回路2におけるNMOSFET12にあっては、N型領域24は砒素領域27と低濃度リン領域26とでLDD構造としているため、ゲート23とソース・ドレイン領域(N型領域)24との電界を緩和してホットキャリアの発生を抑制し、しきい値電圧の変動を防止して内部回路2における特性の信頼性を向上することができる。
【0021】一方、入出力回路1のNMOSFET11にあっては、ソース・ドレイン領域(N型領域)18が低濃度リン領域19を含む高濃度リン領域20で構成されているため、この高濃度リン領域20の作用によってゲート、ドレイン間の静電破壊に対する耐圧を向上することができる。
【0022】また、ソース・ドレイン領域18を高濃度化することにより電界強度が高くはなるが、不純物がリンであることから濃度勾配が緩やかなので砒素のときのようなホットキャリアの発生はなく、ホットキャリア耐圧を低下させることは少ない。もちろん、入出力回路では素子サイズと印加される電圧との関係でホットキャリアの影響はもとより少ない。
【0023】さらに、シリサイド層33を用いることにより、不純物にリンを用いても半導体領域18の抵抗の低減を図り、高速化を図ることができる。
【0024】次に以上の構成の半導体装置の製造方法を図2乃至図8を用いて説明する。
【0025】先ず、図2のようにP型シリコン基板10にN型ウェル14を形成し、素子分離絶縁膜(フィールド絶縁膜)15とゲート絶縁膜16を形成した上で、多結晶シリコンを堆積し、かつこれをパターニングして各MOSFET11,12,13のゲート(電極)17,23,28を形成する。これらゲートはD−RAMの場合には第2多結晶シリコン層で形成することはいうまでもない。
【0026】次いで、図3のようにPMOSFET13部をフォトレジスト膜40でマスクした上で全面に低濃度(1013/cm2以下)のリンをイオン打ち込みしゲート17,23をマスクとして用いたセルフアライン法によってそのゲート下部に一部廻り込む低濃度イオン打ち込み層41を形成する。なお、このとき、フォトレジスト膜40でNMOSFET11を覆い、NMOSFET11のソース・ドレイン領域にリンが導入されないようにしてもよい。
【0027】そして、フォトレジスト膜40の除去後、これをアニールすることによりNMOSFET11,12の夫々に図4のように低濃度リン領域19を形成する。そして、全面に低圧CVD法等によりSiO2膜42を形成する。
【0028】SiO2膜42を反応性イオンエッチング(RIE)法によってエッチングすことにより図5のように各ゲート17,23,28の両側に夫々サイドウォール22,25,30を形成する。
【0029】次いで図6のように内部回路2、すなわちNMOSFET12部およびPMOSFET13部をフォトレジスト膜43でマスクした上で、高濃度(1〜10×1015/cm2)のリンをイオン打ち込み層44を形成する。
【0030】そしてフォトレジスト膜43除去後これをアニールすることにより、図7のように前記低濃度リン領域19を含む高濃度リン領域20からなるソース・ドレイン領域18を構成する。
【0031】しかる上で、図7のようにPMOSFET13や入出力回路1をフォトレジスト膜45でマスクし砒素を濃度(5〜10×1015/cm2)でイオン打ち込みし、NMOSFET12に砒素イオン打ち込み層46を形成する。
【0032】そして、フォトレジスト膜45の除去後、これをアニールすることにより図8のように砒素領域27を形成し、内部回路2のNMOSFET12のソース・ドレイン領域24をLDD構造として完成する。
【0033】次いで、図8のように、NMOSFET11,12をフォトレジスト膜47でマスクし、ボロン(B)を濃度5×1015/cm2でイオン打ち込みしてボロン打ち込み層を形成する。フォトレジスト膜47除去後これをアニールすることによりソース・ドレイン領域としてのP型領域29を形成する。その後、ソース・ドレイン領域上の絶縁膜16を除去後全面にモリブデン(Mo)等の金属膜を形成しかつこれを熱処理してシリサイド化し、反応しない部分を除去することによりシリサイド層33,34が形成される。
【0034】以下、常法により、層間絶縁膜31、アルミニウム配線32を形成することにより図1の半導体装置が完成できる。
【0035】したがって、この方法では従来のLDD構造の半導体装置の製造工程に対して、図6に示すフォトレジスト膜43のマスキング工程と高濃度リンのドーピング工程を付設するだけで図1の半導体装置を容易に形成することができる。また、高濃度リン領域20の形成に際しては、サイドウォール22を利用しているので、高濃度リン領域20を必要な深さにでき、またチャネル長を必要な長さに容易に形成できゲートの大型化を招くこともなく微細化に有効となる。
【0036】実施例2:図9は本発明の他の実施例を示すもので、図中、図1と同一部分には同一符号を付してその説明は省略する。
【0037】本例では入出力回路1のNMOSFET11Aのソース・ドレイン領域としてのN型領域18Aを低濃度リン領域19と、これを大略含むように形成した高濃度リン領域20と、この表面側にこれよりも浅くかつゲートに対してオフセットして形成した砒素領域21とで構成している。各リン領域19,20の濃度は前例と同じであり砒素領域21の濃度は内部回路2のNMOSFET12の砒素領域と同じである。また、各領域19,20,21の深さは0.2μm、0.5μm、0.2〜0.3μmである。
【0038】この半導体装置の製造方法は前例の図2〜図6までは全く同じであり、以下図10のように内部回路2のPMOSFET12のみにフォトレジスト50のマスクを形成した上で砒素を濃度5〜10×1015/c2でイオン打ち込みして、NMOSFET11A,12の両方に砒素イオン打ち込み層51を形成し、かつこれをアニールすれば夫々オフセットされた砒素領域21,27を形成でき、これによりNMOSFET11Aでは前述のソース・ドレイン領域18Aの構成が得られ、NMOSFET12ではLDD構造が得られる。
【0039】次に図11のようにフォトレジスト膜52を用いて両MOSFET11A,12をマスクし、必要によりサイドウォール30をエッチング除去した上でボロンをイオン打ち込みする。その後これをアニールしてソース・ドレイン領域29が形成される。
【0040】以下、層間絶縁膜31及びアルミニウム配線32を形成すれば、図9の半導体装置が完成される。
【0041】本例によれば、内部回路2のNMOSFET12は前例と同様にLDD構造とされ、ホットキャリア耐圧が向上される。一方、入出力回路1のNMOSFET11Aでは、ソース・ドレイン領域18Aの主体はゲート17の両端にまで延設された高濃度リン領域20であることから、静電破壊耐圧を向上することができる。また、高不純物濃度ではあってもリンを用いているのでホットキャリア耐圧の低下を抑制することができる。
【0042】さらに、ソース・ドレイン領域18A内にゲートからオフセットされた砒素領域21を有することにより、高濃度リン領域20のゲート17との重なりを前例よりも小さくすることが可能となり、接合容量の低減を図って相互コンダクタンスを向上できる。もちろん砒素領域21による低抵抗化により動作の高速化を図ることもできる。
【0043】なお、高濃度リン領域20がゲート17の両側に到達しない場合にも、先に形成している低濃度リン領域19はゲート17を利用して形成して確実にゲート下まで延設しているので、MOSFET構造が損なわれることはない。
【0044】以上、本発明によってなされた発明を実施例にもとづき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。たとえば、リン濃度や砒素濃度等は適宜変更できる。また、CMOS以外に適用する際にはマスクに関する工程は一部変更されることになる。
【0045】本発明にかかる半導体装置は、特に、電源電位の印加されるボンディングパッド以外すなわち入力または出力信号の印加されるボンディングパッドに、そのドレインが接続されたMOSFETすなわちQN1およびQN3に対して有効である。入力または出力信号の印加されるボンディングパッドに接続された回路で、静電破壊が生じ易いからである。
【0046】したがって、図12のMOSFETQN2はMOSFET11と同一構造としなくても良い。逆に、MOSFETQN1,QN3のつくるインバータINV1,INV2に接続される。
【0047】以上、本発明によってなされた発明を実施例にもとづき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。たとえば、リン濃度や砒素濃度等は適宜変更できる。また、CMOS以外に適用する際にはマスクに関する工程は一部変更されることになる。
【0048】本発明にかかる半導体装置は、特に、電源電位の印加されるボンディングパッド以外すなわち入力または出力信号の印加されるボンディングパッドに、そのドレインが接続されたMOSFETすなわちQN1およびQN3に対して有効である。入力または出力信号の印加されるボンディングパッドに接続された回路で、静電破壊が生じ易いからである。
【0049】したがって、図12のMOSFETQN2はMOSFET11と同一構造としなくても良い。逆に、MOSFETQN1,QN3のつくるインバータINV1,INV2に接続される回路を構成するMOSFETに本発明を適用することもできる。さらに、MOSFETQN1またはQN3のドレインのみを本発明に従う構造とすることも可能である。
【0050】以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるCMOS型の半導体装置に適用した場合について説明したが、それに限定されるものではなく、たとえば内部回路にLDD構造のMOSFETを有するものであればDRAM以外のメモリICはもとより論理ICにも適用でき、さらにCMOSICに限らずNMOSICにも適用できる。
【0051】
【発明の効果】本発明によって得られた具体的な半導体装置の構造による効果は以下のとおりである。
【0052】(1)内部回路にLDD構造のMOSFETを用いた半導体装置の入出力回路に用いるMOSFETのソース・ドレイン領域を高濃度のリンをドープさせた構成にしているので、リンによる静電破壊耐圧の向上を達成できる。
【0053】(2)高濃度のリンでソース・ドレイン領域を構成しているので、不純物濃度が高いのにもかかわらず濃度勾配が緩くホットキャリアの発生を抑制でき、ホットキャリア耐圧を向上できる。
【0054】(3)リンの濃度を1〜20×1019/cm3と高い濃度にしたので、ホットキャリアの発生を抑制でき、かつ静電破壊耐圧を向上できる。
【0055】(4)高濃度リンからなる領域を入出力回路のみとし、他はLDD構造としているので、基板とリン領域との接合容量増によってもIC全体としての動作速度の低下がない。
【0056】(5)ソース・ドレイン領域に砒素領域を形成しているので、抵抗を低減し、高速化を達成することができる。
【0057】(6)ソース・ドレイン領域にシリサイド層を形成しているので、抵抗を低減し、高速化を達成することができる。
【0058】(7)ソース・ドレイン領域にオフセットした砒素領域を形成しているので、リン領域とゲートとの重なりを小さくでき、接合容量を低減して相互コンダクタンスを向上できる。
【0059】(8)ゲートと高濃度リン領域との重なりを小さくできるので、実効ゲート長に対するゲート長を小さくし素子の微細化に有効となる。
【0060】本発明のような半導体装置の製造方法による効果は以下のとおりである。
【0061】(1)内部回路のLDD構造MOSFET形成のためのサイドウォール形成プロセスを入出力回路のMOSFET形成にも適用させることで、不純物濃度が高く、かつ深いソース・ドレイン領域にもかかわらず、ゲート(電極)への廻り込みが小さく、そして濃度勾配が緩やかなとなり、ホットキャリアの発生を抑制でき、かつ静電破壊耐圧を向上することができる。
【0062】(2)少なくとも内部回路をマスクした状態で、ゲートのサイドウォールを利用して高濃度リンのドープを行いかつその後に少なくとも内部回路にサイドウォールを利用して砒素のドープを行うことにより、内部回路ではLDD構造を、入出力回路では高濃度リンのソース・ドレイン領域を夫々形成でき、これまでの製造工程にマスク工程と高濃度リンのドープ工程を付加することにより容易に製造を行うことができる。
【0063】(3)先に低濃度のリンのドープを行っているので、高濃度リンのドープに際し、特に砒素領域を有する構成のものでは高濃度リンの拡散が不十分な場合でもMOS構造が損なわれることはない。




 

 


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