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発明の名称 強誘電体メモリ
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−236969
公開日 平成6年(1994)8月23日
出願番号 特願平5−24184
出願日 平成5年(1993)2月12日
代理人 【弁理士】
【氏名又は名称】中村 純之助
発明者 竹内 幹 / 中込 儀延 / 松野 勝己 / 青木 正和
要約 目的
交差型メモリに近い高集積性を有し、かつ半選択による情報破壊の問題を解決した、高集積、高信頼性の強誘電体メモリを提供する。

構成
データ線に交差する1本または複数本のプレート線を備え、かつ該プレート線と上記データ線との交点におけるデータ線に、上記強誘電体キャパシタンスの一方の電極を接続し、他方の電極は上記ワード線電位により制御されるスイッチング素子に接続し、該スイッチング素子のオンの時に上記他方の電極の電位をプレート電位に固定する手段と、さらに、非選択の上記強誘電体キャパシタンスのみを接続するデータ線の電位をプレート電位にする手段を備える。
特許請求の範囲
【請求項1】複数のデータ線と、該データ線に交差する複数のワード線と、該ワード線と上記データ線の配列に対応してマトリックス状に配置された強誘電体キャパシタンスを有して、該強誘電体キャパシタンスをメモリセルのキャパシタンスとして選択的にこれに情報の書き込みを、またはこれから情報の読み出しを行う強誘電体メモリにおいて、上記データ線に交差する1本または複数本のプレート線を備え、かつ該プレート線と上記データ線との交点におけるデータ線に、上記強誘電体キャパシタンスの一方の電極を接続し、他方の電極は上記ワード線電位により制御されるスイッチング素子に接続し、該スイッチング素子のオンの時に上記他方の電極の電位をプレート電位に固定する手段と、さらに、非選択の上記強誘電体キャパシタンスのみを接続するデータ線の電位をプレート電位にする手段を備えることを特徴とする強誘電体メモリ。
【請求項2】請求項1記載の強誘電体メモリにおいて、上記スイッチング素子は、ゲート電極をワード線に接続した電界効果トランジスタであることを特徴とする強誘電体メモリ。
【請求項3】請求項1または請求項2記載の強誘電体メモリにおいて、スイッチング素子のオンの時に該素子に接続された強誘電体キャパシタンスの上記他方の電極の電位をプレート電位に固定する手段は、同一のワード線にそれぞれのゲートを接続した複数の電界効果トランジスタをプレート線に直列に相互接続し、該相互接続点に上記強誘電体キャパシタンスの上記他方の電極を接続した構成を備えるものであることを特徴とする強誘電体メモリ。
【請求項4】請求項3記載の強誘電体メモリにおいて、上記電界効果トランジスタのゲート電極により構成されるワード線を、蛇行して形成することを特徴とする強誘電体メモリ。
【請求項5】請求項1または請求項2記載の強誘電体メモリにおいて、スイッチング素子のオンの時に該素子に接続された強誘電体キャパシタンスの上記他方の電極の電位をプレート電位に固定する手段は、同一のワード線にゲートを接続した複数の電界効果トランジスタのそれぞれのドレインまたはソースの一方を強誘電体キャパシタンスの上記他方の電極に接続し、上記ドレインまたはソースの他方をプレート線に接続した構成を備えるものであることを特徴とする強誘電体メモリ。
【請求項6】請求項5記載の強誘電体メモリにおいて、プレート線を拡散層で形成することを特徴とする強誘電体メモリ。
【請求項7】請求項1乃至請求項6の何れかに記載の強誘電体メモリにおいて、情報の読み出し時および書き込み時には、選択された強誘電体キャパシタに接続された電界効果トランジスタまたはスイッチング素子を制御するワード線のみは上記トランジスタまたはスイッチング素子をオンにする電位にし、他のワード線はそれに接続される電界効果トランジスタまたはスイッチング素子をオフにする電位にする手段を備えることを特徴とする強誘電体メモリ。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、強誘電体を用いた不揮発性の半導体メモリに係り、特に強誘電体メモリの高集積化とその記憶情報の高信頼度化に好適なメモリ技術に関する。
【0002】
【従来の技術】強誘電体を用いたメモリ、フェロエレクトリックランダムアクセスメモリ(FRAM)は、強誘電体の分極方向で記憶を行う不揮発性メモリである。その初期におけるアレー構成は、交差型メモリと呼ばれるものであった。すなわち、平行に走る複数の配線から成る層を、その配線方向が交差するように2層に積層し、そのマトリックスの交点に、上下の配線を電極とし強誘電体を絶縁膜とするキャパシタ(以下強誘電体キャパシタ)を構成する。この交差型メモリは、極めて高集積化に適しているが、半選択と呼ばれる問題があった。半選択とは、選択メモリセルのキャパシタに、たとえばVccの電圧を印加して情報を書き込む場合、この選択メモリセルと配線を共有する非選択メモリセルのキャパシタにVcc/2の電圧がかかってしまう現象である。このVcc/2の電圧により、非選択メモリセルの情報が破壊されてしまう場合があり、交差型メモリは実用化に至っていない。このような半選択による情報破壊の問題を解決する方法として、メモリセルを1トランジスタと1キャパシタとで構成する方法が提案されている。これは、従来のダイナミックランダムアクセスメモリ(DRAM)と同様なセル構成である。図16は、このようなFRAMの一例として、特開平2−110893号に述べられているアレー構成を示したものである。メモリセルのトランジスタによって、キャパシタ電極の一方ST16をデータ線DL16から分離できるので、半選択の問題が回避される。
【0003】
【発明が解決しようとする課題】しかしながら、上記1トランジスタ1キャパシタのセル構成では、交差型メモリに比べ、トランジスタの分だけセル面積が大きくなり、高集積化が妨げられるという問題があった。1トランジスタ1キャパシタのセル構成を持つFRAMにおけるレイアウトを示した例はないが、DRAMと同様なレイアウトになることが容易に類推される。図17は、アイ・イー・イー・イー・トランザクション・オン・エレクトロン・デバイシズ1988年10月号1592頁(IEEE Transactions on Electron Devices, vol.35, p.1592, (1988))に示されている、DRAMのセルレイアウトの一例である。M17はキャパシタを形成するメモリセル部である。交差型メモリに比べ、トランジスタのゲートおよびデータ線に接続するための拡散層DCNT17が、余分な領域となっている。一方、トランジスタを用いず、強誘電体キャパシタとダイオードとを直列に接続して単位セルとする交差型メモリが、たとえばUSP.5063539号や特開平2−154389号において提案されている。ダイオードに順方向の電圧を印加したとき、約0.8Vの拡散電位以下では高抵抗として、それ以上では低抵抗として働くことを利用している。この効果により、単位セルの両端に約0.8V以上の電圧を印加するまでは、強誘電体にほとんど電界がかからないので、半選択による情報破壊の問題を解決することができる。しかしながら、このしきい電圧は拡散電位という物理定数で決まってしまうので、設計上の大きな制約となる。また、上記の原理により、強誘電体への2方向の分極書き込みを可能にするには、np型とpn型のダイオードを並列に形成する必要があり、結局はセル面積の増大に至るという問題があった。本発明の目的は、交差型メモリに近い高集積性を有し、かつ半選択による情報破壊の問題を解決した、高集積、高信頼性の強誘電体メモリを提供することにある。
【0004】
【課題を解決するための手段】上記目的を達成するため、本発明の強誘電体メモリでは、例えば図1または図13または図14に示すように、例えば図1のワード線(例えばWL1)とともに、データ線(例えばDL1)に交差する1本または複数本のプレート線(例えばPL1)を備え、かつ該プレート線(PL1)と上記データ線(DL1)との交点におけるデータ線(DL1)に、強誘電体メモリセルのキャパシタンスとしての強誘電体キャパシタンス(例えばM1)の一方の電極を接続し、他方の電極は上記ワード線電位により制御されるスイッチング素子(例えばSW1)に接続し、該スイッチング素子(SW1)のオンの時に上記他方の電極の電位をプレート電位(例えばPL1の電位)に固定する手段と、さらに、非選択の上記強誘電体キャパシタンスのみを接続するデータ線(例えばDL1以外のデータ線)の電位をプレート電位にする手段を備えることとする。
【0005】ここで、上記スイッチング素子として、例えば図1に示すように、ゲート電極をワード線に接続した電界効果トランジスタとすれば高集積化し易く好ましい。
【0006】またこの場合に、上記した、スイッチング素子のオンの時に該素子に接続された上記強誘電体キャパシタンスの他方の電極の電位をプレート電位に固定する手段としては、例えば図1に示すように、同一のワード線(例えばWL1)にそれぞれのゲートを接続した複数の電界効果トランジスタをプレート線(PL1)に直列に相互接続し、該相互接続点に上記強誘電体キャパシタンス(M1)の他方の電極を接続した構成を備えるようにすればよい。
【0007】ここで上記電界効果トランジスタのゲート電極により構成されるワード線を、蛇行して形成することにより、製造が容易で交差型メモリに近い高集積度が得易い利点が得られる。
【0008】あるいは、上記した、スイッチング素子のオンの時に該素子に接続された上記強誘電体キャパシタンスの他方の電極の電位をプレート電位に固定する手段としては、例えば図13または図14に示すように、同一のワード線(例えばWL131)にゲートを接続した複数の電界効果トランジスタのそれぞれのドレインまたはソースの一方を上記強誘電体キャパシタンス(例えばM13)の他方の電極に接続し、上記ドレインまたはソースの他方をプレート線(例えばPL131)に接続した構成を備えるようにすることもできる。
【0009】この場合に、プレート線を拡散層で形成することにより、これを配線層で形成する必要がなくなり、最小加工寸法の拡散層幅で形成できることから高集積度が得られる。
【0010】以上の本発明では、情報の読み出し時および書き込み時には、選択された強誘電体キャパシタに接続された電界効果トランジスタ(またはスイッチング素子)を制御するワード線のみは上記トランジスタ(またはスイッチング素子)をオンにする電位にし、他のワード線はそれに接続される電界効果トランジスタ(またはスイッチング素子)をオフにする電位にする手段を備えることとする。
【0011】
【作用】本発明では、例えば図1に示すように、データ線(DL1)に、強誘電体キャパシタンス(例えばM1)の一方の電極を接続し、他方の電極は上記ワード線電位により制御されるスイッチング素子(例えばSW1)に接続し、該スイッチング素子(SW1)のオンの時に上記他方の電極の電位をプレート電位(例えばPL1の電位)に固定するようにする手段と、さらに、非選択の上記強誘電体キャパシタンスのみを接続するデータ線(例えばDL1以外のデータ線)の電位をプレート電位にする手段を備える。このことにより、(1)選択メモリセルを接続したスイッチング素子がつながるワード線に沿って配置された非選択のメモリセルの強誘電体キャパシタンスの両電極は同電位になる、(2)強誘電体キャパシタンスに接続したスイッチング素子がオフであれば強誘電体キャパシタンスのスイッチング素子側すなわちプレート側はオフ状態、すなわちフローティング状態となる。したがって、非選択のワード線に沿う上記キャパシタンスのプレート側はすべてフローティング状態となる。このため、非選択時のメモリセルに書き込み時と逆極性の電圧を印加することがなく、したがってメモリ情報を破壊する半選択の問題が解決される。
【0012】スイッチング素子として例えば電界効果トランジスタを用いれば高集積化し易くなる。
【0013】さらに本発明の構成によれば、データ線側のキャパシタンスの電極をトランジスタを介してデータ線に接続する従来の構成に比べて、メモリセルのレイアウトが容易になり、セル面積を小さくできる。
【0014】本発明で、強誘電体キャパシタンスのプレート側電位をワード線電位によりスイッチング制御してこれをプレート電位にしたりまたはフローティング状態にする上記本発明の構成に伴い、上記のように、情報の読み出し時および書き込み時には、選択された強誘電体キャパシタに接続された電界効果トランジスタ(またはスイッチング素子)を制御するワード線のみは上記トランジスタ(またはスイッチング素子)をオンにする電位にし、他のワード線はそれに接続される電界効果トランジスタ(またはスイッチング素子)をオフにする電位にすることは、強誘電体キャパシタンスのメモリセルに、所要の書き込みや読み出しを行いながら、同時に非選択時にメモリ情報を破壊しないよう半選択状態を回避することを可能にするものである。したがって、以上のように、本発明によれば従来より高集積かつ高信頼性の強誘電体メモリを提供することが可能になる。
【0015】
【実施例】図1は、強誘電体メモリの回路構成を示す、本発明の一実施例である。スイッチング素子に電界効果トランジスタを用い、プレートPL1は、直列接続された電界効果トランジスタで構成される。そのゲートは共通のワード線WL1でつながれている。強誘電体キャパシタの一方の電極は、トランジスタの接続点につながっている。他方の電極は、PL1と交差するデータ線、たとえばDL1につながっている。このメモリセル構成では、マトリックス状に配置された強誘電体キャパシタ間の4方の分離領域のうち、その2方がトランジスタで分離されていること以外は、基本的に従来の交差型メモリと同じ配置を持つ。したがって、1トランジスタと1キャパシタとからなるメモリセルにくらべて、高集積化が可能で、交差型メモリに近い集積度が得られる。さらに、この後図2及び図3を用いて説明するように、交差型メモリにおいておこる半選択の問題も回避できる。
【0016】図2は、図1のメモリ構成における書込み動作を示す図である。書込みを行うには、まず、選択メモリセルにつながるプレート線PL1を機能させるために、ワード線WL1をオンする。この結果、PL1につながる強誘電体キャパシタの一方の電極が定電圧HVD、たとえばVcc/2に固定される。その後、データ線DL1を、Vccまたは0にして、PL1とDL1との交点にある強誘電体キャパシタに”1”または”0”を書込む。この時、DL1につながるほかの非選択強誘電体キャパシタのプレート線側のノードはフローティング状態にあるので、DL1の電位変化とともに変動する。したがって、情報が破壊されるほどの電圧が選択キャパシタにかかることはない。このようにして、選択メモリセルにのみ情報を書き込んだ後、DL1をPL1と同電位、例えばVcc/2にもどし、WL1をオフする。本発明の書き込み方法によれば、交差型メモリにおいておこる半選択による情報破壊の問題を回避することができる。また、ワード線WL1をVcc以上に昇圧しなくても、MOSトランジスタのしきい電圧がVcc/2程度より小さければ、プレート電位を強誘電体キャパシタの一方の電極に印加する事ができる。すなわち、ワード線電位を昇圧する回路なしに書き込み動作を正常に行える利点がある。
【0017】図3は、図1のメモリ構成における読み出し動作を示す図である。読み出しを行うには、まず、選択メモリセルにつながるプレート線PL1を機能させるために、ワード線WL1をオンする。次に、データ線DL1をVcc/2のフローティング状態にした後、プレート線PL1を、たとえばVcc/2から0に引き落す。すると、選択メモリセルのキャパシタ容量を介して、DL1の電位も低下する。ただし、強誘電体キャパシタの分極方向に応じて、電位低下量は異なる。この理由は、分極方向に応じて実効的なキャパシタ容量が異なるからである。この様にして生じた電位低下量から、分極方向を検知し、分極方向に応じてDL1をVccまたは0にして、情報の再書き込みを行う。分極方向の検知、および情報再書き込みには、たとえば図4に示す回路構成を用いればよい。すなわち、情報”1”の場合と”0”の場合との電位低下量の中間の電位低下量を示すダミーデータ線、たとえばDDL41を設ける。DDL41とDL41との電位をセンスアンプSA41で比較、増幅すれば、分極方向の検知、および情報再書き込みが可能となる。センスアンプとしては、DRAMで用いられているような、フリップフロップ回路を用いればよい。また、ダミーデータ線に上記レファレンス電位を発生させるには、たとえば、メモリセルの強誘電体キャパシタより大きな面積(したがって大きな容量)を持つダミーメモリセルの強誘電体キャパシタ、たとえばDM411に、読み出し動作によって分極が反転しない情報”1”を書き込んでおけばよい。そして、ダミーデータ線に対しても、図3で説明したのと同様な方法で電位変化を生じさせれば、その電位はデータ線側の情報”1”の場合と”0”の場合との電位低下量の中間の電位低下量となる。以上が、選択メモリセルの情報を読み出すためのひとつの方法である。このような読み出し動作の期間中、DL41につながるほかの非選択強誘電体キャパシタのプレート線側のノードは、Vcc/2のフローティング状態にあるので、DL41の電位変化とともに変動する。したがって、情報が破壊されるほどの電圧が選択キャパシタにかかることはない。本発明の読み出し方法によれば、交差型メモリにおいておこる半選択による情報破壊の問題を回避することができる。
【0018】以上述べた図1〜図4の本発明の実施例によれば、交差型メモリでは不可避の、半選択による情報破壊の問題が無く、しかも交差型メモリに近い高集積性が得られるので、高信頼性かつ高集積の強誘電体メモリが実現できる。なお、以上の動作方法から明らかなように、メモリセルに用いるトランジスタは、ゲートをオフした状態で多少のリーク電流があっても、十分に高抵抗であればよい。たとえば、この抵抗値をR、キャパシタ容量をCとすれば、時定数RCが書き込み及び読み出し動作時間tより十分長ければよい。Cが20fF、tが100nsのとき、ゲートオフ時のトランジスタ抵抗Rが500MΩ程度あれば、RCはtの100倍程度となり、十分正しく動作する。このRは、電源電圧5Vに対し、10nA程度のオフ電流を許容することを意味する。この結果、DRAMのスイッチングトランジスタに比べ、よりゲート長を短くできるので、極めて高集積の強誘電体メモリを実現できる効果がある。
【0019】図5は、本発明の別の実施例で、メモリセルのうちただ一つの情報を選択的に読み出すことができるアレー構成を示したものである。待機時には、信号YSB5i(i=1,2,3…)によりデータ線DL5iはHVDの定電位に接続されている。データ線、たとえばDL51につながるメモリセル、たとえばM511の情報を読出す場合には、ワード線WL51に交差するデータ線のうち、データ線DL51のみが信号YS51によりセンスアンプに接続され、信号YSB51により定電位HVDから切り離される。ここでは、センスアンプは相補型電界効果トランジスタ(CMOS)のフリップフロップで構成されている。一方、リファレンス電位を発生するダミーセル、たとえばDM51のつながるデータ線DDL51もまた、信号YS51によりセンスアンプに接続される。信号PCS5は、センスアンプの2つのノードを、同電位HVDSにし、読み出し準備をするためのものである。本発明の実施例によれば、センスアンプを複数のデータ線で共有できるので、メモリセルアレーのチップ当たりの占有率を上げ、より高集積なメモリを実現できる。また、読み出しを行わないデータ線は充放電されないので、動作時の消費電力を小さくできる効果もある。
【0020】図5のアレー構成における、たとえばメモリセルM511の情報の選択的な読み出し動作を、図6により説明する。まず、信号YS51により、データ線DL51およびダミーデータ線DDL51をセンスアンプに接続する。この時、信号YSB51およびPCS5により、データ線DL51を定電位HVDおよびHVDSから切離し、フローティング状態にする。一方、読み出しを行わない他のデータ線DL5iは、信号YS5iにより、PL5iと同じ定電位HVDの状態に保っておく。次に、ワード線WL51をオン状態にして、PL51を1本の配線として機能させる。この状態で、センスアンプのnチャネルトランジスタのソース、SANを0Vにすると、DL51およびDDL51の電位が低下し始める。しかし、DL51の低下する速度は、M511の強誘電体キャパシタの分極方向に依存して異なる。ここで、DL51につながる他のキャパシタは、電位低下の速度にほとんど寄与しないことに注意する必要がある。なぜなら、キャパシタの一方がフローティング状態にあるからである。ダミーデータ線DDL51の電位が、中間電位を発生するように、図3で説明したのと同様な方法でダミーセルDM51を設計すれば、M511の情報を読み出すことができる。ここで、中間電位とは、M511に情報”1”が記憶されている場合のDL51の電位と、情報”0”が記憶されている場合のDL51の電位の中間に推移する電位である。このようにして、DL51とDDL51との電位差が十分開いた時点で、SAPをVccにし、センスアンプを動作させる。すると、M511に情報”1”が記憶されていた場合にはVccに、M511に情報”0”が記憶されていた場合には0Vに、DL51の電位が増幅される。この時点で、情報の再書き込みも同時に行われる。最後に、YS51およびYSB51によりDL51を定電位HVDにもどし、WL51をオフ状態にする。また、センスアンプは、待機状態にもどし、PCS5により2つのノードをショートしておく。本発明の実施例によれば、読み出したいメモリセルの接続されるデータ線のみ選択的に充放電すればよいので、動作電流の極めて小さなメモリが実現できる。また、センスアンプを複数のデータ線で共有できるので、チップ面積に対するセルアレイ部の占有率を大きくでき、極めて高集積のメモリが実現できる。さらに、電位の変動するデータ線は1本だけなので、動作時のプレート線の変動が小さく、プレート線抵抗が比較的高くても安定動作の得られる効果がある。本実施例の別の効果としては、ワード線をVcc以上に昇圧しなくても、MOSトランジスタのしきい電圧がVcc/2程度より小さければ、プレート電位を強誘電体キャパシタの一方の電極に印加する事ができる。すなわち、ワード線電位を昇圧する回路なしに読み出し動作を正常に行える利点がある。
【0021】図7は、図5のアレー構成における別の読み出し動作を示す、本発明の別の実施例である。本実施例によっても、メモリセル、たとえばM511の情報を選択的に読み出すことができる。読み出し動作は、まず、YS51、YSB51により、データ線DL51およびダミーデータ線DDL51をHVDと切離し、センスアンプに接続する。次に、HVDSを、たとえばVcc/2から0に下げ、DL51およびDDL51を0Vにする。この時、DL51およびDDL51につながるメモリセルのプレート側のノードの電圧は、容量カップリングによりVcc/2から0V近くに低下する。その後、信号PCS5により、DL51およびDDL51をフローティング状態にする。ここで、WL51をオン状態にすれば、M511のプレート線側のノードが、0V近くから、HVDの電位、たとえばVcc/2に上昇する。これにともなって、データ線DL51の電位がM511のキャパシタを介して昇圧される。ただし、昇圧量はキャパシタの分極方向に依存して異なるので、これを検知すれば、M511の記憶情報を知ることができる。ダミーデータ線DDL51の電位が中間のレファレンス電圧になるように、図6の場合と同様な方法、たとえばダミーキャパシタDM51の面積を大きくするなどしておく。DL51とDDL51との差はセンスアンプで増幅される。このようにして、メモリセルM511の情報を読み出した後、信号YS51、YSB51によりデータ線をセンスアンプと切り離して、HVDの定電位にする。そして、WL51をオフ状態にする。一方、センスアンプも待機状態にして、信号PCSにより2つのノードをHVDSの定電位にする。以上の読み出し動作の期間中、DL51およびDDL51の電位が変動しても、PL51以外のプレート線に結合するメモリセルの情報が破壊されることはない。なぜなら、プレート線側のキャパシタ電極がフローティング状態になっているからである。また、ワード線WL51と交差する他のデータ線の電圧はプレート線と同電位のHVDの電位、たとえばVcc/2に保たれるので、これらのデータ線につながるメモリセルの情報も破壊されることはない。本発明の実施例によれば、読み出したいメモリセルの接続されるデータ線のみ選択的に充放電すればよいので、動作電流の極めて小さなメモリが実現できる。また、センスアンプを複数のデータ線で共有できるので、チップ面積に対するセルアレイ部の占有率を大きくでき、極めて高集積のメモリが実現できる。さらに、電位の変動するデータ線は1本だけなので、動作時のプレート線の変動が小さく、プレート線抵抗が比較的高くても安定動作の得られる効果がある。本実施例の別の効果としては、ワード線WL1をVcc以上に昇圧しなくても、MOSトランジスタのしきい電圧がVcc/2程度より小さければ、プレート電位を強誘電体キャパシタの一方の電極に印加する事ができる。すなわち、ワード線電位を昇圧する回路なしに読み出し動作を正常に行える利点がある。なお、以上図1、図5で説明した本発明の実施例において、キャパシタの両端の電極を数MΩから数GΩの高抵抗で接続しておけば、プレート側のフローティングに近い状態にあるキャパシタ電極の電位がHVDに固定されるので、より安定な動作を行なうことができる。また、数MΩから数GΩ程度の高抵抗であれば、図1、図5における読み出しおよび書き込み動作に支障をきたさないことは明らかである。高抵抗は、キャパシタ膜自体のリーク電流を利用しても良いし、多結晶シリコンなどで形成しても良い。
【0022】図8は、図1の本発明の回路構成を、半導体基板上に実現するための一実施例である。図8(a)および(b)は平面図、図8(c)は(a)のA8−A8’に沿った断面図である。まず、拡散層領域N8上の下部電極STD8、強誘電体膜FE8、およびデータ線DL8で構成される強誘電体キャパシタを形成する。その後、ゲート電極とそれをつなぐワード線WL8を形成する。本発明によれば、交差型メモリとほとんど同じ面積で単位メモリセルを形成できるので、高集積の強誘電体メモリを実現できる効果がある。しかも、交差型メモリに不可避の半選択による情報破壊の問題もない。
【0023】図9は、図1の本発明の回路構成を、半導体基板上に実現するための別の実施例である。図9(a)は平面図、図9(b)は(a)のA9−A9’に沿った断面図である。ワード線WL9を波状に形成することが特徴である。まず、図中破線で示すフィールド領域L9上にワード線WL9を形成する。次に、WL9で覆われていないフィールド領域に、拡散層領域N9を形成し、その上に、下部電極STD9、強誘電体膜FE9、上部電極STU9から成る強誘電体キャパシタを形成する。そして、STU9上にデータ線DL9を形成する。本発明によれば、キャパシタを最後の工程で形成できるので、熱処理条件などの許容範囲が広がり、また、キャパシタの平坦化が容易になるなど、製造が容易になる効果がある。しかも、交差型メモリに近い高集積の強誘電体メモリを半選択の問題なしに実現できる。なお、図9では強誘電体膜FE9をキャパシタごとに分離しているが、必ずしも分離しなくてもよい。
【0024】図10は、図1の本発明の回路構成を、半導体基板上に実現するための別の実施例である。図10(a)は平面図、図10(b)は(a)のA10−A10’に沿った断面図である。溝側壁に形成する縦型MOSトランジスタを用いていることが特長である。WL10が溝側壁に形成したワード線であり、このワード線をオン状態にすると、基板側の溝側壁にプレート線が形成される。島状の拡散層領域N10の上に、電極STD10、強誘電体薄膜FE10、データ線DL10により強誘電体キャパシタを形成する。P10はプレート線間を分離するための、高濃度不純物領域である。本発明によれば、縦型MOSトランジスタの使用により極めて高集積なメモリを実現することができる。また、強誘電体キャパシタの平坦化も容易で、製造が容易になる効果もある。
【0025】図11は、図1の本発明の回路構成を、半導体基板上に実現するための別の実施例である。図11(a)は平面図、図11(b)は(a)のA11−A11’に沿った断面図である。図10の実施例では、凸型Si基板を挟むように形成された溝側壁の導電体2本で1つのワード線を形成するのに対し、図11の実施例では、溝側壁の導電体1つが1つのワード線に対応する。これに伴って、1つの凸型Si基板上には、2列の強誘電体キャパシタ列が形成される。本発明によれば、縦型MOSトランジスタの使用により極めて高集積なメモリを実現することができる。また、強誘電体キャパシタの下部電極STD11等とワード線WL11等との間の寄生容量を小さくできるので、たとえば図7の動作時における非選択メモリセルの情報破壊を防止でき、高信頼性のメモリが得られる。
【0026】図12は、図1の本発明の回路構成を、半導体基板上に実現するための別の実施例である。図12(a)は平面図、図12(b)は(a)のA12−A12’に沿った断面図である。MOSトランジスタのワード線領域をチャネル領域の下に形成することが特長である。多結晶シリコンで形成したワード線WL12の上に、ゲート酸化膜をはさんで、薄膜の多結晶シリコンを形成する。さらに、この多結晶シリコン内に島状に拡散層領域N12を形成し、薄膜MOSトランジスタを形成する。さらに、N12の上に、電極STD12、強誘電体薄膜FE12、データ線DL12により強誘電体キャパシタを形成する。本発明によれば、ワード線およびデータ線を最小加工寸法でマトリックス状に配置できるので、極めて高集積の強誘電体メモリが得られる効果がある。
【0027】図13は、本発明の強誘電体メモリの回路構成を示す、別の実施例である。図1の実施例では、直列接続された電界効果トランジスタをオン状態にすることにより、ワード線WL1と平行に配置されたプレート線PL1を機能させるのに対し、図13の実施例では、ワード線WL131を活性化することで、WL131と平行に配置されたプレート線PL131に強誘電体キャパシタM13等の一方の電極を電気的に接続し、PL131を機能させる。図13において、たとえば、ワード線WL131活性時における、プレート線やデータ線に対する強誘電体キャパシタアレイの接続関係は、図1とまったく同じである。したがって、図13の回路構成を用いて、図4や図5と同様なアレー構成を実現できる。また、その書き込み及び読み出し動作が図2、図6および図7を用いて説明した動作方法と同様に行えることは言うまでもない。本発明の実施例によれば、プレート線の抵抗を小さくできるので、雑音による誤動作を起こしにくい効果が得られる。
【0028】図14は、本発明の強誘電体メモリの回路構成を示す、別の実施例である。構成は図13の実施例と類似であるが、プレート線PL141を2本のワード線WL141およびWL142につながるMOSトランジスタ群の間で、共有していることが特徴である。本発明によれば、プレート線の抵抗を小さくできるので、雑音による誤動作を起こしにくい効果が得られる。また、プレート線を共有することにより、高集積の強誘電体メモリが得られる効果がある。なお、図13および図14の実施例において、プレート線を全く定電位に固定して書き込みおよび読み出し動作を行う方法、たとえば図2、図6、図7で述べた方法で動作させる場合には、並行に配置されたプレート線間を複数個所で接続し、メッシュ状にプレートを形成してもよい。このプレート形成方法によれば、プレート線の抵抗を小さくできるので、雑音による誤動作を起こしにくい効果が得られる。
【0029】図15は、図14の本発明の回路構成を、半導体基板上に実現するための一実施例である。図15(a)は平面図、図15(b)および(c)はそれぞれ(a)のA15−A15’およびB15−B15’に沿った断面図である。図15(a)に示すように、プレート線15は、くし形のフィールド領域で形成される。ワード線WL15はくしと交差し、PL15と平行な方向に形成する。ワード線以外のくし形のフィールド領域には、ワード線およびアイソレーション酸化膜をマスクとしたイオン打ち込みで拡散層を形成する。この結果PL15は拡散層で形成される。PL15からくし形に伸びたフィールド領域の端部の拡散層上には、下部電極STD15、強誘電体膜FE15、データ線DL15により強誘電体キャパシタを形成する。本発明の実施例によれば、PL15を配線層で形成する必要がなく、したがって、拡散層にコンタクトを形成するために拡散層幅を最小加工寸法より大きくする必要がない。すなわち、拡散層幅を最小加工寸法にすることにより、高集積の強誘電体メモリが得られる効果がある。また、拡散層上部にこれと並行に配置された配線層を設け、適当な間隔おきに拡散層と接続して拡散層の低抵抗化を図ってもよい。たとえば、数十セルごとにこの接続を行っても、それによる面積の増大は、ほとんど無視できる。なお、図15(a)において、ワード線はくし部分からプレート線方向にはみだしてもよく、2本のワード線間にプレート線となる拡散層領域を、イオン打ち込みなどによって形成できるだけの間隔があればよい。したがって、マスクずれを考慮した余分のセル面積増大を回避でき、高集積の強誘電体メモリが得られる。
【0030】
【発明の効果】以上説明したように本発明によれば、高信頼性かつ高集積の不揮発性強誘電体メモリが得られる。




 

 


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