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発明の名称 自己同期論理回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−232732
公開日 平成6年(1994)8月19日
出願番号 特願平5−17260
出願日 平成5年(1993)2月4日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 パラシオス・アルベルト / 花輪 誠 / 内山 邦男
要約 目的
面積や遅延等の問題を解決する自己同期論理回路を提供すること。

構成
論理回路100のいずれかの入力信号対Xi.t,Xi.fが無効の(0,0)である時、関数の他の入力が故障/テストの(1,1)でなければ出力信号対Yj.t,Yj.fが無効の(0,0)となり、いずれかの入力信号対(Xi.t,Xi.f)が故障/テストの(1,1)の時、出力信号対(Yj.t,Yj.f)が故障/テストの(1,1)となり、全ての入力信号対Xi.t,Xi.fが(0,0)あるいは(1,1)ではない時、出力信号Yjが「0」の時、出力信号対Yj.t,Yj.fが(1,0)となり、出力信号Yjが1の時、出力信号対(Yj.t,Yj.f)が(0,1)となる。
特許請求の範囲
【請求項1】各々がタイミング用信号Xi.t及び機能評価用信号Xi.fから成るn個の入力信号Xiを受け、各々がタイミング用信号Yj.t及び機能評価結果信号Yj.fから成るm個の出力信号Yjを出力し、前記n個の入力信号のいずれかの入力信号対(Xi.t,Xi.f)が無効の(0,0)である時、前記関数の他の入力が故障/テストの(1,1)でなければ、前記タイミング用信号Xi.fを変数とする関数の出力信号対(Yj.t,Yj.f)を無効の(0,0)とし、前記いずれかの入力信号対(Xi.t,Xi.f)が故障/テストの(1,1)の時、前記出力信号対(Yj.t,Yj.f)を故障/テストの(1,1)とし、前記の関数の全ての入力信号対(Xi.t,Xi.f)が無効の(0,0)あるいは故障/テストの(1,1)ではない時、前記の関数の出力信号Yjが「0」の時、前記出力信号対(Yj.t,Yj.f)を(1,0)とし、前記出力信号Yjが1の時、前記出力信号対(Yj.t,Yj.f)を(0,1)とすることを特徴とする論理回路。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は自己同期論理回路に関し、特に、集積回路の設計を容易とする自己同期システム(self-timed systems)の実現に用いることができる論理回路に関する。
【0002】
【従来の技術】集積回路の進歩に伴いチップの面積が大きくなり、配線の幅が狭くになっているため、配線の長さがクロックの分配に大きな影響を与えている。このために、クロックの分配に現れている問題を解決するためにバッファド木(buffered tree)構造の分配やPLL(Phase Locked Loop)技術等が用いられている。しかし、このような方法を使用することによってクロックシステムの面積が大きくなる。このため、最近、次世代のディジタルシステムを実現するためにクロックを用いない自己同期システム(self-timed systems)が注目を集めている。自己同期システムを実現するために主に二つのアプローチがある。一つは、図2のような構成を用いることに基づいているものである。このアプローチは、機能ブロック間のデータ転送を制御するハンドシェイク回路を用いる。この構成については、技術論文J.E. Sutherland, "Micropipelines," Communications of the ACM, Vol.32, No.6, pp.720-738, June 1989に詳しく述べられ、パイプラインシステムによく使用される。もう一つのアプローチは、各機能ブロックの入力及び出力信号が符号化され、各信号Xが(X.t,X.f)の信号対で表現される。このアプローチでは、1の値は(0,1)、0の値は(1,0)及び無効の値は(0,0)と言うように2線式の符号で表され、図2のACKのような循環信号が不要である。このアプローチについて、技術論文S.R. Jones, K. Sammut, C. Nielsen and J. Staunstrup : "Toroidal Neural Network Processor: Architecture and Processor Granularity Issues," inU. Ramacher and U. Ruckert (eds.): "VLSI Design of Neural Networks,"pp.229-255, Kluwer Academic, 1991.に示されている。しかし、このアプローチの大きな欠点は、符号の信号を生成する回路の面積である。面積を小さくするための設計方法が、技術論文D. Lloyd and S. Jones, "Improved Self-Timed Circuit Design Method," Electronics Letters, Vol.28, No.5, pp.492-493, February 1992.に述べられている。
【0003】
【発明が解決しようとする課題】上記の技術論文S.R. Jones, K. Sammut, C. Nielsen and J. Staunstrup : "Toroidal Neural Network Processor: Architecture and Processor Granularity Issues," in U. Ramacher and U. Ruckert (eds.): "VLSI Design of NeuralNetworks,"pp.229-255, Kluwer Academic, 1991.に示されているアプローチは、機能ブロックの回路を実現するために入力側にMuller-C素子を用いる。このため回路の入力線がNになるに連れてMuller-C素子の数が2のN乗に比例して必要となり、回路の面積が大きくなる。このアプローチを用いるANDゲートの実現例を図3に示す。一方、上記の技術論文D. Lloyd and S. Jones, "Improved Self-Timed Circuit Design Method," Electronics Letters, Vol.28, No.5, pp.492-493, February 1992.に述べられているアプローチでは、Muller-C素子の数が固定であるため、多入力回路の場合でも、Muller-C素子の面積が少ししか増加しない。このアプローチを適用するANDゲートの実現例を図4に示す。しかし、前者のアプローチに比べてこのアプローチでは、信号の遅延が多少大きくなる。
【0004】従って本発明の目的は、前記のアプローチの面積や遅延等の問題を解決する自己同期論理回路を提供することにある。
【0005】
【課題を解決するための手段】まず、論理回路の入力あるいは出力信号Xの値に対応する(X.t,X.f)の信号対を再定義する。1の値は(0,1)、0の値は(1,0)及び無効の値は(0,0)を定義するが、これに加えて故障/テストの値を(1,1)と定義する。また、論理回路は、その何れかの入力信号が(0,0)あるいは(1,1)であるとき、その信号を変数とする関数の出力が(0,0)あるいは(1,1)とするものとする。ただし、同じ関数に(0,0)及び(1,1)両方の入力信号があるとき、前記の関数の出力が(1,1)となることとする。さらに、論理回路は、関数の何れの入力信号も(0,0)でも(1,1)でもないときは、前記の関数の評価を行い、その出力の値が1のとき、それを(0,1)で表し、0のとき、(1,0)で表すものとする。すなわち、本発明の代表的な実施形態による自己同期論理回路は、各々がタイミング用信号Xi.t及び機能評価用信号Xi.fから成るn個の入力信号Xiを受け、各々がタイミング用信号Yj.t及び機能評価結果信号Yj.fから成るm個の出力信号Yjを出力し、前記n個の入力信号のいずれかの入力信号対(Xi.t,Xi.f)が無効の(0,0)である時、前記関数の他の入力が故障/テストの(1,1)でなければ、前記タイミング用信号Xi.fを変数とする関数の出力信号対(Yj.t,Yj.f)を無効の(0,0)とし、前記いずれかの入力信号対(Xi.t,Xi.f)が故障/テストの(1,1)の時、前記出力信号対(Yj.t,Yj.f)を故障/テストの(1,1)とし、前記の関数の全ての入力信号対(Xi.t,Xi.f)が無効の(0,0)あるいは故障/テストの(1,1)ではない時、前記の関数の出力信号Yjが「0」の時、前記出力信号対(Yj.t,Yj.f)を(1,0)とし、前記出力信号Yjが1の時、前記出力信号対(Yj.t,Yj.f)を(0,1)とすることを特徴とする(図1参照)。
【0006】
【作用】従って、いずれかの入力信号対(X.t,X.f)が無効の(0,0)である時、前記X.fを変数とする関数の出力信号対(Y.t,Y.f)が無効の(0,0)となり、前記いずれかの入力信号対(X.t,X.f)が故障/テストの(1,1)の時、前記出力信号対(Y.t,Y.f)が故障/テストの(1,1)となる。ただし、同じ関数に無効の(0,0)及び故障/テストの(1,1)両方の入力信号がある時、関数の出力は故障/テストの(1,1)となる。また、関数の全ての入力信号対(X.t,X.f)が無効の(0,0)あるいは故障/テストの(1,1)ではない時、前記の関数の出力信号Yが「0」の時、前記出力信号対(Y.t,Y.f)が(1,0)となり、前記出力信号Yが1の時、前記出力信号対(Y.t,Y.f)が(0,1)となる。明らかに、本発明の代表的実施形態の論理回路は、信号が従来の符号化に基づく自己同期回路の信号に同等であるため、自己同期システムの実現に用いられる。なお、上記の定義によって、論理回路のいずれかの出力を(0,0)あるいは(1,1)に設定することができる。
【0007】
【実施例】本発明の一つの実施例を図5に示す。これは、図3及び図4のANDゲートに同種のものの実現例である。この図5の回路の入力aもしくはbが故障/テストの(1,1)の時、NANDゲート401もしくは402の出力がになるため、NANDゲート500及び900の出力cが故障/テストの(1,1)となる。また、入力aあるいはbが無効の(0,0)で、かつ、入力bあるいはaが故障/テストの(1,1)ではない場合は、入力bあるいはaが(1,0)かまたは(0,1)の時、全てのNANDゲート400から405までの出力がになるため、NANDゲート500及び900の出力cが無効の(0,0)となる。入力a及びbが(1,0)の時、NANDゲート400の出力が及びNANDゲート401から405までの出力がになるため、NANDゲート500の出力が及びNANDゲート900の出力がになり、出力cが(1,0)となる。入力a及びbが(0,1)の時、NANDゲート405の出力が及びNANDゲート400から404までの出力がになるため、NANDゲート500の出力が及びNANDゲート900の出力がになり、出力cが(0,1)となる。入力aが(1,0)及び入力bが(0,1)の時、NANDゲート403の出力が及びNANDゲート400,401,402,404,405の出力がになるため、NANDゲート500の出力が及びNANDゲート900の出力がになり、出力cが(0,1)となる。入力aが(0,1)及び入力bが(1,0)の時、NANDゲート404の出力が及びNANDゲート400,401,402,403,405の出力がになるため、NANDゲート500の出力が及びNANDゲート900の出力がになり、出力cが(0,1)となる。図5の自己同期2入力ANDゲートは従来の設計技術に基づいた図3及び図4のものに比べて論理段数が少ない。図3及び図4の論理回路に用いるMuller-C素子が技術論文J.E. Sutherland, "Micropipelines," Communications of the ACM,Vol.32, No.6, pp.720-738, June 1989に示す図6のものであるとしても、本発明に基づいた図5の論理回路の遅延の方が小さい。また、標準のゲートを用いると図3のANDは56個のMOSトランジスタ、図4のANDは66個のMOSトランジスタ、図5のANDは40個のMOSトランジスタで構成することができるため、本発明に基づいた論理回路の面積の方が一番小さい。さらに、本発明の論理回路を他同様な回路と組み合わせて大きなシステムを構成すると、システムのいずれかの出力を(1,1)あるいは(0,0)に簡単に設定することができる。これは、自己同期システムのテストに役に立つと考えられる。
【0008】
【発明の効果】本発明によれば、従来の技術に基づいて設計された回路に比べて小規模の面積の回路を設計することができる。また、信号遅延の小さい回路を得ることができる。なお、本発明の信号の定義により、回路の出力を設定することができる。




 

 


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