米国特許情報 | 欧州特許情報 | 国際公開(PCT)情報 | Google の米国特許検索
 
     特許分類
A 農業
B 衣類
C 家具
D 医学
E スポ−ツ;娯楽
F 加工処理操作
G 机上付属具
H 装飾
I 車両
J 包装;運搬
L 化学;冶金
M 繊維;紙;印刷
N 固定構造物
O 機械工学
P 武器
Q 照明
R 測定; 光学
S 写真;映画
T 計算機;電気通信
U 核技術
V 電気素子
W 発電
X 楽器;音響


  ホーム -> 電気素子 -> 株式会社日立製作所

発明の名称 入力回路、及び半導体集積回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−232726
公開日 平成6年(1994)8月19日
出願番号 特願平5−15238
出願日 平成5年(1993)2月2日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 池谷 豊人 / 山岸 幹生
要約 目的
本発明の目的は、異なる入力信号レベルに対応可能な入力回路を提供することにある。

構成
制御手段としての、選択回路40、MOSトランジスタ18,26を設け、外部制御端子42の論理状態によって、ECLレベル対応のECLインタフェースを有効とするか、CMOSレベル対応のCMOSインタフェースを有効とするかを、容易に切換え可能とする。
特許請求の範囲
【請求項1】 第1入力信号レベルに対応する第1インタフェースと、上記第1入力信号レベルとは異なる第2信号レベルに対応する第2インタフェースと、所定の外部端子に与えられる論理レベルに呼応してインタフェース切換えを行うための制御手段とを含むことを特徴とする入力回路。
【請求項2】 上記第1インタフェースと上記第2インタフェースとで、同一の外部入力端子が共有される請求項1記載の入力回路。
【請求項3】 第1入力信号レベルがECL入力レベルとされるとき、第2入力レベルがCMOS入力レベルとされる請求項1又は2記載の入力回路。
【請求項4】 上記制御手段は、CMOSレベル対応の第2インタフェースが選択された状態で、ECLレベル対応の第1インタフェースの動作を停止させる請求項3記載の入力回路。
【請求項5】 上記請求項1,2,3又は4のいずれかに記載の入力回路を含んで成る半導体集積回路。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、入力回路、さらには入力信号のレベル変換機能を備えた入力回路にに関し、例えばDRAM(ダイナミック・ランダム・アクセス・メモリ)やインタフェース用論理LSIに適用して有効な技術に関する。
【0002】
【従来の技術】機能ブロック間の信号伝達を高速化する一つの手段として、信号を例えば0.8Vのような小振幅で伝達するECL(Emitter Coupled Logic)インタフェース方式がある。このインタフェース方式がディジタルデータ処理装置等のバス接続に用いられるとき、各機能ブロックは、ECLレベルの入力信号をCMOSレベルの内部信号に変換するECL・CMOSレベルシフタ(レベル変換回路とも称される)と、逆にCMOSレベルの内部信号をECLレベルの出力信号に変換するCMOS・ECLレベル変換回路とを備える必要がある。
【0003】尚、レベル変換について記載された文献の例としては、昭和62年6月1日に技術評論社より発行された「TTL−ICえらび方・使い方(岡田弘 著)」がある。
【0004】
【発明が解決しようとする課題】しかしながら、それまでCMOSレベルのインタフェースとされていた入力バッファをECLレベルのインタフェースに変更した場合には、例えば、LSIのテスト時に、CMOSレベルのインタフェースとされるテスタなどの外部装置を、そのまま結合することができない。また、ECLレベルのインタフェースでは、定常電流が流れるため、LSIテスト時に、スタンバイ電流テストが適用できない。
【0005】本発明の目的は、異なる入力信号レベルに対応可能な入力回路を提供することにある。また、本発明の別の目的は、そのような入力バッファを含む半導体集積回路を提供することにある。さらに、本発明の別の目的は、LSIテストにおけるECLインタフェースの定常電流を阻止するための技術を提供することにある。
【0006】本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【0007】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【0008】すなわち、第1入力信号レベルに対応する第1インタフェースと、上記第1入力信号レベルとは異なる第2信号レベルに対応する第2インタフェースと、所定の外部端子に与えられる論理レベルに呼応してインタフェース切換えを行うための制御手段とを含んで入力回路を構成するものである。このとき、上記第1インタフェースと上記第2インタフェースとで、同一の外部入力端子を共有することができる。さらに具体的な態様では、第1入力信号レベルがECL入力レベルとされるとき、第2入力レベルがCMOS入力レベルとされる。また、CMOSレベル対応の第2インタフェースが選択された状態において、ECLレベル対応の第1インタフェースの定常電流を阻止するため、当該第1インタフェースの動作を停止させるとよい。
【0009】
【作用】上記した手段によれば、上記制御手段は、所定の外部端子に与えられる論理レベルに呼応してインタフェース切換えを行い、このことが、異なる入力信号レベルに対応可能とする。
【0010】
【実施例】図3には本発明の一実施例であるDRAM(ダイナミック・ランダム・アクセス・メモリ)の全体的な構成が示される。
【0011】54は複数個のダイナミック型メモリセルをマトリクス配置して成るメモリセルアレイであり、メモリセルの選択端子はロウ方向毎にワード線に結合され、メモリセルのデータ入力端子はカラム方向毎に相補データ線に結合される。そしてそれぞれの相補データ線は、相補データ線に1対1で結合された複数個のカラム選択スイッチを含むY選択スイッチ回路57を介して相補コモンデータ線に共通接続される。特に制限されないが、アドレスマルチプレクス方式が採用され、ロウ及びカラムアドレス入力信号を、それらのタイミングをずらすことにより共通のアドレス端子から取込むようにしている。すなわち、Xアドレスラッチ及びXデコーダ52と、Yアドレスラッチ及びYデコーダ56の前段にはアドレスマルチプレクサ51が配置され、アドレスバッファ50を介して取込まれたアドレス信号が、アドレスマルチプレクサ51によりXアドレスラッチ及びXデコーダ52と、Yアドレスラッチ及びYデコーダ56とに振分けられる。このようなアドレス入力を円滑に行うためRAS*(ロウアドレスストローブ)及びCAS*(カラムアドレスストローブ)の2種類のクロック信号を外部から与えるようにしている。一つのメモリサイクル(RAS*クロックの1周期)中に読出しあるいは書込みの一方の動作のみを可能とするため、RAS*クロックの立下り時点でロウアドレスを、CAS*クロックの立下り時点でカラムアドレスを内部回路に取込むようにし、ライトイネーブル信号WE*の状態によって当該サイクルが書込みサイクルか読出しサイクルかの判断を可能としている。このような判断並びに各部の動作制御は制御部55によって行われる。
【0012】ワードドライバ53は、それの前段に配置されたXアドレスラッチ及びXデコーダのデコードに基づいてワード線を選択レベルに駆動する。そしてYアドレスラッチ及びYデコーダ56のデコード出力に基づいてY選択スイッチ回路57が駆動され、これにより特定されるメモリセルからのデータ読出し若しくはデータ書込みが可能とされる。
【0013】また、上記メモリセルアレイ54にはセンスアンプ回路59が結合され、メモリセル情報がこのセンスアンプで増幅されるようになっている。この場合、データ入出力回路58にはメインアンプなどが含まれ、このメインアンプを介して読出しデータの外部送出が可能とされる。
【0014】図1には、上記データ入出力回路58に含まれる入力回路が示される。
【0015】図1に示される入力回路は、特に制限されないが、擬似ECLレベルの入力信号Vinを取込み、それをCMOSレベルに変換するための第1インタフェースとしてのECLバッファ11と、CMOSレベルの入力信号を取込むための第2インタフェースとしてのCMOSバッファ31と、このECLバッファ11とCMOSバッファ31とを、外部制御端子42の論理状態に呼応して切換えるための選択回路40とを含む。すなわち、上記ECLバッファ11と、CMOSバッファ31とで、同一の外部入力端子41が共有されており、上記選択回路40によってECLバッファ11が選択されるか、CMOSバッファが選択されるかによって、インタフェース切換えが可能とされる。
【0016】上記ECLバッファ11は、特に制限されないが、入力信号Vinを基準レベルVrefと比較することによって当該入力信号を高電位側電源Vddと低電位側電源Vss(グランド)との中間レベル程度に電圧変換するためのレベルシフタ11Aと、このレベルシフタ11Aの出力信号を増幅するためのセンスアンプ11Bと、このセンスアンプ11Bの出力信号をCMOSレベルに変換するためのバッファ31とを含む。
【0017】上記レベルシフタ11Aは、nチャンネル型MOSトランジスタ14,15の負荷としてpチャンネル型MOSトランジスタ12,13が結合される。nチャンネル型MOSトランジスタ16,17が並列接続され、上記nチャンネル型MOSトランジスタ14,15のソース電極が、このMOSトランジスタ16,17、及びnチャンネル型MOSトランジスタ18を介して低電位側電源Vssに結合される。このレベルシフタ11Aは差動入力構成となっており、ECLレベルの微小入力信号Vinは、このレベルシフタ11Aによって高電位側電源Vccと低電位側電源Vssとの中間のレベルに電圧変換される。このようなレベルに変換するのは、後段のセンスアンプ11Bが、ゲインの最も大きな動作点で動作可能とするためである。レベルシフタ11Aの動作はそれの定電流源素子を兼ねるMOSトランジスタ18によって制御される。つまり、このMOSトランジスタ18がオン状態の場合には回路に電流が流れるのでレベルシフタとして動作するが、逆にMOSトランジスタ18がオフの場合には、回路電流が遮断されるので動作しない。
【0018】上記センスアンプ11Bは、差動結合されたnチャンネル型MOSトランジスタ22,23と、それの負荷としてのpチャンネル型MOSトランジスタ19,20,21とを含む。上記MOSトランジスタ22,23のソース電極は、定電流素子としてのnチャンネル型スイッチMOSトランジスタ24を介して上記nチャンネル型MOSトランジスタ18に結合される。つまり、このセンスアンプ11Bも、上記レベルシフタ11と同様に、このMOSトランジスタ24がオンの場合にのみ動作される。
【0019】上記レベルシフタ11Aを構成するMOSトランジスタ14,15のドレイン電極からの差動出力が、MOSトランジスタ22,23のゲート電極に伝達され、このセンスアンプ11Bで増幅されてから、後段のバッファ31に伝達され、ここでCMOSレベルに変換されるようになっている。
【0020】上記選択回路40は、インバータ44、nチャンネル型MOSトランジスタ45、pチャンネル型MOSトランジスタ43を含み、外部端子42に外部から入力される制御信号Venの論理様態によって入力信号の伝達経路が形成されるようになっている。
【0021】制御信号Venがローレベルの場合、MOSトランジスタ43,45がオンされ、外部入力端子41から入力された信号が、CMOSバッファ25に伝達可能とされる。この状態では、CMOSインタフェースが有効とされ、入力信号Vinが、CMOSバッファ25、インバータ30、ノアゲート32を介して後段回路へ伝達される。また、このとき、MOSトランジスタ18がオフ状態とされ、レベルシフタ11A、センスアンプ回路11Bへの電源供給経路が遮断されるので、このレベルシフタ11A、センスアンプ回路11Bは、非動作状態とされる。
【0022】一方、制御信号Venがハイレベルの場合には、MOSトランジスタ18がオンされることによって、上記レベルシフタ11A、センスアンプ11Bに通電されるので、それらが動作可能状態とされる。その場合、ECLインタフェースが有効とされ、入力信号Vinが、レベルシフタ11A、センスアンプ11B、さらにはノアゲート32を介して後段回路に伝達される。また、この場合には、MOSトランジスタ43,45が共にオフ状態とされるので、上記外部入力端子41から入力された信号が上記CMOSバッファ25に伝達されることはない。しかも、このとき、nチャンネル型MOSトランジスタ26がオンされるので、CMOSバッファ25の入力端子が低電位側電源Vssレベルとされることによって、論理レベルの不確定状態が排除される。
【0023】このように上記実施例によれば、選択回路40や、nチャンネル型MOSトランジスタ18,26を含んで成る制御手段を有することにより、外部制御端子42の論理状態によって、ECLレベル対応のECLインタフェースを有効とするか、CMOSレベル対応のCMOSインタフェースを有効とするかを、容易に切換えることができるので、例えば、CMOSインタフェースを有効とすることによって、LSIテスト用の従来のテスタをそのまま外部入力端子41に結合し、LSI動作試験を行うことができる。また、その場合において、ECLバッファ11への電源供給経路が遮断され、当該回路の動作が停止されるので、定常電流を阻止することができる。
【0024】図2には、上記バッファ回路の他の構成例が示される。
【0025】図2において、レベルシフタ11Aは次のように構成される。
【0026】外部入力端子41からの入力信号が入力されるpチャンネル型MOSトランジスタ62は、pチャンネル型MOSトランジスタ61を介して高電位側電源Vddに、また、nチャンネル型MOSトランジスタ64を介して低電位側電源Vssに結合される。基準レベルVrefが入力されるpチャンネル型MOSトランジスタ63は、pチャンネル型MOSトランジスタ61を介して高電位側電源Vddに結合され、また、nチャンネル型MOSトランジスタ65を介して低電位側電源Vssに結合される。
【0027】上記レベルシフタ11Aの後段に配置されるセンスアンプ11Bは次のように構成される。pチャンネル型MOSトランジスタ68nチャンネル型MOSトランジスタ71とが直列接続され、この直列接続箇所が、センスアンプ11Bの出力端子とされ、それが後段のCMOSバッファ25に結合される。pチャンネル型MOSトランジスタ69とpチャンネル型MOSトランジスタ70とが並列接続され、それにnチャンネル型MOSトランジスタ72が直列接続される。また、nチャンネル型MOSトランジスタ71,72は、nチャンネル型MOSトランジスタ73を介して低電位側電源Vssに結合される。外部制御端子42から入力される制御信号Venは、上記レベルシフタ11Aの電源スイッチとして機能するpチャンネル型MOSトランジスタ61、入力信号Vinの伝達経路を断続するためのスイッチとして機能するnチャンネル型MOSトランジスタ66、さらには、インバータ67を介してpチャンネル型MOSトランジスタ70及びnチャンネル型MOSトランジスタ73に伝達される。
【0028】制御信号Venがローレベルの場合には、pチャンネル型MOSトランジスタ61、及びnチャンネル型MOSトランジスタ73がオンされることによって、レベルシフタ11A、センスアンプ11Bに通電されるので、それらが動作可能状態とされ、ECLインタフェースが有効とされる。
【0029】そに対して、制御信号Venがハイレベルの場合には、pチャンネル型MOSトランジスタ61、及びnチャンネル型MOSトランジスタ73がオフされることによって、レベルシフタ11A、センスアンプ11Bへの電源供給が遮断されるので、それらが非動作状態とされる。このとき、nチャンネル型MOSトランジスタ66がオンされるので、入力信号Vinがこのnチャンネル型MOSトランジスタ66を介してCMOSバッファ25に伝達され、CMOSインタフェースが有効とされる。
【0030】このように本実施例においては、pチャンネル型MOSトランジスタ61、及びnチャンネル型MOSトランジスタ66,73を含んで成る制御手段を備え、制御信号Venを取込む外部制御端子の論理状態により、ECLインタフェースとCMOSインタフェースとを択一的に切換えることができるので、上記実施例の場合と同様の効果を得ることができるとともに、図1の構成と比較して明らかなように、構成素子数が少なくて済む。
【0031】以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【0032】例えば、図1、及び図2において、基準レベルVrefに代えて、相補レベルの一方の入力信号を与えるようにしてもよい。すなわち、入力信号が相補レベルで与えられる場合には、nチャンネル型MOSトランジスタ15、及びpチャンネル型MOSトランジスタ63のゲート電極を、信号入力に使用することができる。
【0033】以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるDRAMに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体記憶装置や、それを内蔵するようなマイクロコンピュータなどのデータ処理装置、さらには各種半導体集積回路に広く適用することができる。
【0034】本発明は、少なくとも、入力信号を取込むことを条件に適用することができる。
【0035】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【0036】すなわち、所定の外部端子に与えられる論理レベルに呼応してインタフェース切換えが可能とされるので、異なる入力信号レベルに対応可能な入力回路、及びそれを備えた半導体集積回路を得ることができる。




 

 


     NEWS
会社検索順位 特許の出願数の順位が発表

URL変更
平成6年
平成7年
平成8年
平成9年
平成10年
平成11年
平成12年
平成13年


 
   お問い合わせ info@patentjp.com patentjp.com   Copyright 2007-2013