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発明の名称 半導体集積回路装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−232725
公開日 平成6年(1994)8月19日
出願番号 特願平5−15237
出願日 平成5年(1993)2月2日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 宮田 修作 / 斉藤 政秋
要約 目的
下限動作電圧を低くできるとともにレベル変換機能を合わせ持つECLインターフェイスの入力バッファ回路を備えた半導体集積回路装置を提供する。

構成
外部端子から入力されるECLレベルの入力信号と、それに対応した参照電圧とを受ける差動回路としてMOSFETを用い、そのコレクタ負荷もMOSFETにより構成する。
特許請求の範囲
【請求項1】 外部端子から入力されるECLレベルの入力信号と、それに対応した参照電圧とを受ける差動形態のMOSFETと、この差動MOSFETの共通ソースに設けられた定電流源と、この差動MOSFETのドレインに設けられMOSFETからなる負荷手段と、上記差動MOSFETのドレイン出力を受けるエミッタフォロワトランジスタとを含む入力バッファを備えてなることを特徴とする半導体集積回路装置。
【請求項2】 上記入力バッファは、入出力インターフェイスがECLとされ、内部回路がCMOS回路とバイポーラ型トランジスタとの組み合わせにより構成されてなるRAMに用いられるものであることを特徴とする請求項1の半導体集積回路装置。
発明の詳細な説明
【0001】
【産業上の利用分野】この発明は、半導体集積回路装置に関し、例えば入出力インターフェイスがECL(エミッタ・カップルド・ロジック)互換性を持ちバイポーラ型トランジスタとCMOS回路との組み合わせで構成されるスタティック型RAM(ランダム・アクセス・メモリ)に利用して有効な技術に関するものである。
【0002】
【従来の技術】高速スタティック型RAMとして、BiCMOS回路技術を用い、メモリアレイ部をCMOS回路に構成し、周辺回路をBiCMOS回路にECL互換のものがある。このようなBiCMOS構成のスタティック型RAMとしては、1990年『VLSI回路 シンポジュウム予稿集』頁40、頁42(1990 Symposiumon VLSI Circuits P.40,P41)がある。
【0003】
【発明が解決しようとする課題】上記のようなRAMの入力バッファは、図4に示すように通常のECLRAMと同様にバイポーラ型トランジスタを用いて構成されている。次世代の半導体集積回路装置では、低消費電力、集積度及び信頼度等の関係から低電圧で動作させられることが予測される。例えば、図4の入力バッファにおいて、電源電圧VEEを−3Vのような低電圧にすると、入力信号のハイレベルとロウレベルがそれぞれ−0.9Vと−1.7Vのとき、参照電圧VBBは約−2.1Vに設定される。差動トランジスタT2とT3のエミッタ電圧は、入力信号INがロウレベルときに最低電位になり、−2.1−0.8=−2.9Vのような電位になり、動作電流を形成する定電流MOSFETの動作電圧が確保できず、動作不能になってしまう。このため、下限動作電圧はせいぜい−3.7V程度までしか低くできない。また、上記入力バッファは、ECLレベルの信号を出力するため次段にCMOSレベルに増幅するレベル変換回路が必要になり、その分信号伝播遅延時間が長くなってしまう。
【0004】この発明の目的は、下限動作電圧を低くできるとともにレベル変換機能を合わせ持つECLインターフェイスの入力バッファ回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0005】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、外部端子から入力されるECLレベルの入力信号と、それに対応した参照電圧とを受ける差動回路としてMOSFETを用い、そのコレクタ負荷もMOSFETにより構成する。
【0006】
【作用】上記手段によれば、ECLレベルを差動MOSFETにより直接受けることより、差動トランジスタの飽和防止のために挿入されているレベルシフト用の入力トランジスタを省略できるから、その分動作電圧を低く設定できるとともに大きな信号振幅が得られるからレベル変換機能も付加することができる。
【0007】
【実施例】図1には、この発明に係るECLインターフェイスの入力バッファの一実施例の回路図が示されている。同図の各回路素子は、一定の回路機能を実現する他の回路素子とともに公知のBiCMOS技術により、単結晶シリコンのような1個の半導体基板上に形成される。回路図において、そのチャンネル(バックゲート)部に矢印が付されるMOSFETはPチャンネル型であって、矢印の付されないNチャンネルMOSFETと区別される。また、以下の他の図の回路素子と下記記号が重複しているが、それぞれは別個の回路機能を持つものであると理解されたい。
【0008】入力端子INは、Nチャンネル型の一方の差動MOSFETQ1のゲートに供給される。この差動MOSFETQ1と対をなす他方の差動MOSFETQ2のゲートに参照電圧VBBが供給される。この参照電圧VBBは、入力端子INから供給されるECL入力信号のハイレベルとロウレベルの中間電位になるように設定され、図示しない内部の定電圧発生回路により形成される。上記入力端子INと回路の接地電位VCC及び電源電圧VEEの間には、MOSFETQ1の静電破壊防止用のダイオードD1とD2が設けられている。
【0009】上記差動MOSFETQ1とQ2の共通化されたソースと電源電圧VEEとの間には、MOSFETQ5が設けられる。このMOSFETQ5のゲートには定電圧VIEが供給されることによって、定電流源として動作する。
【0010】上記MOSFETQ1とQ2のドレインには、特に制限されないが、電流ミラー形態にされたPチャンネル型MOSFETQ3とQ4がアクティブ負荷回路として設けられる。上記MOSFETQ1とQ2のドレイン出力は、エミッタフォロワ出力トランジスタT1とT2を介して、入力端子INから供給される入力信号に対して逆相にされた内部信号OB、同相にされた内部信号OTとして次段回路に伝えられる。Nチャンネル型MOSFETQ6とQ7は、そのゲートに定電圧VIEが供給され、上記エミッタフォロワトランジスタT1及びT2のエミッタに設けられ定電流負荷として動作する。
【0011】この実施例では、MOSFETQ1とQ2より差動回路を構成している。そのため、バイポーラ型の差動トランジスタを用いた場合のように、飽和防止のためのレベルシフトを行わせるエミッタフォロワトランジスタが省略でき、そのベース,エミッタ間電圧VBE=0.8Vだけ下限動作電圧を低くできる。これにより、動作下限電圧VEEを−2.9V程度まで小さくできる。
【0012】抵抗負荷に代えてPチャンネル型MOSFETQ3とQ4により電流ミラー回路とすることにより、上記差動のMOSFETQ1とQ2とを合わせてフル振幅の出力信号が得られ、従来のようにELCレベルをCMOSレベルに変換するためのレベル変換回路を不要にできる。このようなレベル変換回路の削減によって、信号伝播遅延時間を短くできるから高速化が図られるとともに、低消費電力にすることもできる。
【0013】図2には、この発明に係るECLインターフェイスの入力バッファの他の一実施例の回路図が示されている。この実施例では、電流ミラー形態の負荷回路に代えて、Nチャンネル型MOSFETQ2とQ4、及びPチャンネル型MOSFETQ1とQ3を差動形態にし、それぞれ入力端子INから供給される入力信号と参照電圧VBBを供給するものである。言い換えるならば、CMOS回路を2組設けて一方には入力信号を他方には参照電圧VBBを供給する。上記Pチャンネル型MOSFETQ1とQ3の共通ソースと回路の接地電位VCCとの間には、Nチャンネル型MOSFETQ2とQ4のソースに設けられる定電流MOSFETQ5に対応させて、ダイオード形態にされたPチャンネル型MOSFETQ6が設けられる。
【0014】この実施例においても、バイポーラ型の差動トランジスタを用いた場合のように、飽和防止のためのレベルシフトを行わせるエミッタフォロワトランジスタが省略でき、そのベース,エミッタ間電圧VBE=0.8Vだけ下限動作電圧を低くできる。これにより、動作下限電圧VEEを−2.9V程度まで小さくできる。また、CMOS構成により対応するMOSFETQ1とQ2及びQ3とQ4が相補的にスイッチングしてフル振幅の出力信号が得られ、従来のようにELCレベルをCMOSレベルに変換するためのレベル変換回路を不要にできる。このようなレベル変換回路の削減によって、信号伝播遅延時間を短くできるから高速化が図られるとともに、低消費電力にすることもできる。
【0015】図3には、この発明に係るECLインターフェイスの入力バッファの更に他の一実施例の回路図が示されている。この実施例では、Pチャンネル型MOSFETQ1とQ2が差動形態にされる。そして、Nチャンネル型MOSFETQ2とQ4が電流ミラー形態にされ、定電流を流すMOSFETQ5が設けられる。また、差動MOSFETQ1とQ2のソースにはダイオード形態のMOSFETQ6が設けられる。この実施例回路は、基本的にはMOSFETの導電型が逆にされているだけで図1の実施例と同様である。
【0016】上記定電流MOSFETQ5を削除して、定電流源は差動MOSFETQ1とQ3のソース側に設けるものとしてもよい。定電圧VIEを利用して定電流を形成する場合には、上記MOSFETQ5により形成された定電流をPチャンネル型MOSFETの電流ミラー回路に供給し、その出力側MOSFETを上記MOSFETQ6として利用してもよい。
【0017】図5には、この発明が適用されるBiCMOS構成のスタティック型RAMのにおけるメモリアレイ部とその周辺回路の一実施例の回路図が示されている。同図には、1本のワード線W、1つのワード線選択回路、1つのメモリセルMC、一対の相補データ線DT,DB、及びその負荷回路、ライトリカバリ回路、センスアンプ及びカラムスイッチ回路が例示的に示されている。また、上記センスアンプに対応した出力回路と、データ入力回路IBも合わせて描かれている。
【0018】メモリセルMCは、Pチャンネル型MOSFETとNチャンネル型MOSFETからなるCMOSインバータ回路の入力と出力とが交差接続されたCMOSラッチ回路と、その入出力ノードと相補データ線DT,DBとの間に設けられたアドレス選択用の伝送ゲートMOSFETから構成される。メモリセルのハイレベル側の動作電圧は回路の接地電位とされ、ロウレベル側の動作電圧は、電圧発生回路により形成された定電圧VEMが用いられる。
【0019】この実施例のメモリセルは、完全CMOS構成のメモリセルを用いるものであるが、Pチャンネル型MOSFETに代えて、ポリシリコン層等からなる高抵抗負荷を用いるものであってもよい。この高抵抗負荷は、Nチャンネル型MOSFETのゲートに蓄積された記憶レベルが、ドレインリーク電流によって失われない程度の微小な電流を流すような高抵抗値にされる。それ故、高抵抗負荷は、通常のレシオ型インバータ回路における負荷とは随分意味が異なる。このような高抵抗負荷を用いた場合には、メモリセルのサイズ(専有面積)を大幅に低減できる。しかしながら、メモリセルのロウレベル側の動作電圧が−3のような値にされると、メモリセルの動作が不安定となる場合があるため、完全CMOS型のメモリセルの利用が好ましい。
【0020】相補データ線DT,DBには、Pチャンネル型MOSFETMP1,MP2からなるデータ線負荷手段が設けられる。これらのMOSFETMP1,MP2は、そのコンダクタンスが書き込み特性を考慮して比較的小さく形成され、そのゲートには定電圧VEMが定常的に供給される。これらのMOSFETMP1,MP2のソース,ドレインパスには、比較的大きなコンダクタンスを持つようにされたPチャンネル型MOSFETMP3,MP4のソース,ドレインパスが並列形態に設けられる。これらのMOSFETMP3,MP4のゲートには、書き込み制御信号WE1が供給されることにより、書き込み動作以外のときにオン状態にされる。
【0021】言い換えるならぱ、上記MOSFETMP3,MP4は、MOSFETMP1,MP2とともに読み出し動作のときのデータ線負荷を構成する。すなわち、読み出し動作のときには、相補データ線の信号振幅を制限して高速読み出しを実現する。これに対して、書き込み動作のときには、制御信号WE1により上記比較的大きなコンダクタンスを持つMOSFETMP3,MP4がオフ状態にされ、相補データ線DT,DBに対する負荷が小さなコンダクタンスしか持たないMOSFETMP1,MP2で構成されるようにすることにより相補データ線に伝えられる書き込みデータの信号振幅を大きくして高速書き込みを行うようにするものである。
【0022】上記負荷回路には、ダイオード接続されたトランジスタQ3,Q4によりレベルシフトされたバイアス電圧が与えられる。すなわち、相補データ線DT,DBの信号振幅のハイレベルは、−2VBEのような低い電位にされる。これにより、書き込み動作のときの相補データ線DT,DBの信号振幅が小さく制限されるから、高速書き込みが可能になる。メモリセルの書き込みは、相補データ線DT又はDBに伝えられるロウレベルにより支配的に行われるから、この実施例のようにハイレベルを−2VBEのように低くしても問題ない。すなわち、メモリセルのオン状態にされた記憶MOSFETのゲート電位は、伝送ゲートMOSFETを介してロウレベルにされた相補データ線の電位によって引き抜かれてオフ状態に切り換えられ、その結果としてオフ状態にあった記憶MOSFETがオン状態なって情報の反転書き込みが行われるからである。
【0023】相補データ線DT,DBは、カラムスイッチ用のNチャンネル型MOSFETMN3,MN4を介して一対の共通相補データ線CDT,CDBに接続される。この共通相補データ線CDT,CDBには、書き込みデータを伝えるデータ入力バッファIBの出力端子が接続される。このような入力バッファIBとして、前記図1ないし図3のような回路が利用される。また、図示しいなが、アドレス信号を取り込む入力バッファも前記図1ないし図3のような入力回路が用いられるものである。
【0024】上記カラムスイッチのMOSFETMN3,MN4のゲートには、前記同様なレベル変換回路により構成されたノアゲート回路NOR2により形成されたカラム選択信号Yが供給される。これらのノアゲート回路NOR2においても、前記同様なプリデコーダ回路により形成されたプリデコード信号が供給されて、カラム選択信号が形成される。
【0025】相補データ線DT,DBには、センスアンプを構成する差動トランジスタQ5,Q6のベースに接続される。すなわち、このメモリはカラムセンス方式とされる。これらの差動トランジスタQ5,Q6の共通エミッタには、カラム選択信号Yを受けるスイッチMOSFETMN1を介して定電流MOSFETMN2に接続される。この定電流MOSFETMN2のゲートには、前記定電圧VIEが供給されて定電流を形成する。
【0026】上記差動トランジスタQ5,Q6のコレクタは、電流/電圧変換回路に入力される。すなわち、上記トランジスタQ5,Q6のコレクタは、定電圧VIEを受けるMOSFETにより形成された定電流が流れるところの抵抗R2で形成されたバイアス電圧をそのベースに受けるトランジスタQ7,Q8のエミッタに接続される。これらのトランジスタQ7,Q8のエミッタには、定電圧VIEを受ける定電流MOSFETMN5,MN7が設けられ、電流/電圧変換用の抵抗R1,R3が設けられる。
【0027】相補データ線DT,DBには、選択されたメモリセルの記憶情報に対応したハイレベル/ロウレベルが出力される。このハイレベル/ロウレベルを受けてセンスアンプを構成する差動トランジスタQ5,Q6がオン/オフ状態にされる。そして、カラム選択信号Yによりオン状態にされたMOSFETMN1等を介して定電流が上記差動トランジスタのオン/オフ状態に対応して上記抵抗R1又はR3に流れる。これら抵抗R1とR3により電圧信号に変換された読み出し信号は、トランジスタQ9,Q10及びエミッタ抵抗R4,R5からなるエミッタフォロワ回路を介して出力バッファOBに入力される。この出力バッファOBは、ECL回路から構成され上記電圧変換された読み出し信号にしたがったECLレベルの出力信号Doを出力する。
【0028】トランジスタQ1とQ2は、ライトリカバリ回路を構成し、書き込み終了後に発生されるリカバリ信号WRCによりオン状態にされ、書き込み信号が伝えられることにより、比較的大きなレベル差を持つようにされた相補データ線DT,DBのリセットを高速に行う。上記リカバリ信号WRCは、エミッタフォロワ出力トランジスタを介して出力される。それ故、相補データ線DT,DBは、トランジスタQ1,Q2が、上記リカバリ信号WRCを形成する出力トランジスタとダーリントン形態に接続されるため、前記バイアス回路(トランジスタQ3,Q4)回路に対応したバイアスレベル−2VBEと等しいレベルにされる。
【0029】上記の実施例から得られる作用効果は、下記の通りである。すなわち、(1) 外部端子から入力されるECLレベルの入力信号と、それに対応した参照電圧とを受ける差動回路としてMOSFETを用い、そのコレクタ負荷もMOSFETにより構成することにより、バイポーラ型トランジスタを持ちたい場合のように差動トランジスタの飽和防止のために挿入されているレベルシフト用の入力トランジスタを省略できるから、その分動作電圧を低く設定できるとともに大きな信号振幅を形成できるからレベル変換機能も合わせ持つという効果が得られる。
【0030】(2) 上記(1)により、レベル変換回路を省略でき、その分動作の高速化と低消費電力化を図ることができるという効果返られる。
【0031】以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、大きな駆動電流を得るためにエミッタフォロワトランジスタを用いているが、負荷が軽い回路ではCMOS回路を通して出力させるようにしてもよい。
【0032】この発明に係る入力バッファは、前記のようなBiCMOS構成のスタティック型RAMの他、BiCMOS構成のゲートアレイ等のディジタル回路等のような各種半導体集積回路装置に利用できる。
【0033】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、外部端子から入力されるECLレベルの入力信号と、それに対応した参照電圧とを受ける差動回路としてMOSFETを用い、そのコレクタ負荷もMOSFETにより構成することにより、バイポーラ型トランジスタを持ちたい場合のように差動トランジスタの飽和防止のために挿入されているレベルシフト用の入力トランジスタを省略できるから、その分動作電圧を低く設定できるとともに大きな信号振幅を形成できるからレベル変換機能も合わせ持つことができる。




 

 


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