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発明の名称 高周波高出力電界効果トランジスタ
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−232396
公開日 平成6年(1994)8月19日
出願番号 特願平5−17259
出願日 平成5年(1993)2月4日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 勝枝 嶺雄 / 吉田 功 / 永田 ▲穣▼
要約 目的
全面積を増大させることなくソース抵抗成分を低減し、更に、ソースインダクタンスの極めて小さいパワーMOSFETの構成。

構成
第1導電型高濃度半導体基板6の上に成長された第1導電型低濃度層7に形成されたソース層10、ドレイン層12、およびゲート11より成り、複数のゲートおよびドレインはそれぞれゲート端子1およびドレイン端子2に接続される。導通拡散層8はパワーMOSFETが形成される領域におけるソース層10から分離し、所要の抵抗値に相当する面積に成形し、金属配線によって接続する。
特許請求の範囲
【請求項1】導電性基板あるいは第1導電型高濃度半導体基板の上に形成された第1導電型低濃度層の一部に形成された第2導電型層を少なくともソース層とする電界効果トランジスタと上記第1導電型低濃度層に形成された第1導電型高濃度層より成り、上記第1導電型高濃度層を上記導電性基板あるいは上記第1導電型半導体基板に接続して成り、更に上記第1導電型高濃度層を上記ソース層と導電性配線によって接続して成る、少なくとも上記導電性基板あるいは上記第1導電型半導体基板をソース端子とする高周波高出力電界効果トランジスタ。
【請求項2】請求項1記載の高周波高出力電界効果トランジスタにおいて、複数の電界効果トランジスタを隣接して配置して電界効果トランジスタ集合体を成し、上記電界効果トランジスタ集合体の近傍にドレイン端子およびゲート端子を設け、上記個々の電界効果トランジスタのドレインおよびゲートはそれぞれ上記ドレイン端子およびゲート端子と接続して成り、上記第1導電型高濃度層は上記電界効果トランジスタ集合体のゲート端子の近傍あるいはドレイン端子の近傍あるいはその両方に配置し、上記電界効果トランジスタの個々のソースと接続した請求項1記載の高周波高出力電界効果トランジスタ。
【請求項3】請求項1記載の高周波高出力電界効果トランジスタにおいて、複数の上記電界効果トランジスタを隣接して配置して電界効果トランジスタ集合体を成し、上記電界効果トランジスタ集合体の両側近傍にそれぞれ導電性バスラインを形成し、第1のバスラインは個々の電界効果トランジスタのドレインと接続し、一端をドレイン端子と接続し、第2のバスラインは個々の電界効果トランジスタのゲートと接続し、一端をゲート端子と接続し、更に上記第1あるいは第2のバスラインの外側近傍に前記第1導電型高濃度層を形成し、個々の電界効果トランジスタのソースは上記第1あるいは第2のバスラインの下部を立体的に通って上記第1導電型高濃度層と接続した請求項1記載の高周波高出力電界効果トランジスタ。
【請求項4】請求項2および3記載の高周波高出力電界効果トランジスタにおいて、上記第1導電型高濃度層を複数に分割して配置した請求項2および3記載の高周波高出力電界効果トランジスタ。
【請求項5】請求項2、3および4記載の高周波高出力電界効果トランジスタにおいて、上記第1導電型高濃度層の一部をゲート端子あるいはドレイン端子の下部に配置した請求項2、3および4記載の高周波高出力電界効果トランジスタ。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明はマイクロ波帯の高周波電力を増幅する高周波高出力型電界効果トランジスタ(高周波パワーFET)に関する。
【0002】
【従来の技術】従来の技術によるマイクロ波MOS型電界効果トランジスタ(MOSFET)の一例が「1974年アイ・イー・イー・イー,IEEE,トランズアクションED−21,p733」に示されている。これを模擬的に示せば図9のようになる。図9においてMOSFETはp型高濃度基板6の上に成長されたp型低濃度層7に形成されたそれぞれn型ソース層10、n型ドレイン層12、ゲート11によって成り、ゲート11およびドレイン層12はそれぞれ金属配線によってゲート端子1、ドレイン端子2に接続されている。更に従来、n型ソース層10に隣接してp型層91を設け、該ソース層10と該p型層91とをソース金属配線13で電気的に短絡接続し、上記p型層91を深く拡散してp型高濃度基板6に対するソース層10の電気的接続を行い、これによってソースインダクタンスの低減を行っていた。
【0003】
【発明が解決しようとする課題】しかし上記p型層91を深く拡散すると横方向にも拡散され、上記p型層91の面積も拡大する。これによって単位MOSFETの多数の集合体よりなるパワーMOSFETを形成した結果、パワーMOSFETの全面積は著しく増大すると言う問題が本発明者の検討の結果明らかとなった。
【0004】従って、本発明の目的はパワーMOSFETの全面積を増大させることなくソース抵抗成分を低減し、ソースインダクタンスの極めて小さいパワーMOSFETの構成を可能とすることにある。
【0005】
【課題を解決するための手段】本発明の原理によるパワーMOSFETの断面図を図1に示す。第1導電型高濃度半導体基板6の上に成長された第1導電型低濃度層7の一部に形成された第2導電型層10、12をそれぞれソース層、ドレイン層とし、11をゲートとし、第1導電型層9をコンタクト層とする電界効果トランジスタにおいて、上記電界効果トランジスタの形成される領域と分離して第1導電型導通拡散層8を設け、更にこれを導電性配線によって上記ソース層10およびコンタクト層9と接続して成り、少なくとも上記第1導電型半導体基板6をソース端子とすることによって本発明の目的は達成される。
【0006】
【作用】以上のように、本発明によれば導通拡散層8とコンタクト層9が分離されており、マイクロ波MOSFETは導通拡散層の形成のために微細加工が妨げられず、また導通拡散層はマイクロ波MOSFETの形成のためにその形成が妨げられることはない。その結果、導通拡散層は必要にして十分な面積を占有することができ、チップ面積を不必要に増大させることはない。仮に従来の技術によって単位MOSFETを形成すれば長さ20μmとなるが、本発明によれば10μmとなる。その結果、チップ面積を増大させることなくソース抵抗成分を低減し、ソースインダクタンスの極めて小さいマイクロ波パワーMOSFETを構成することができる。
【0007】
【実施例】本発明の第1の実施例を図2に示す。平面図、および該平面図におけるA−A’線、およびB−B’線に沿った断面図を示す。A−A’断面図に示すように、例えばマイクロ波用nチャンネルパワーMOSFETはp型高濃度半導体基板6の上のp型低濃度層7に形成されたn型ソース層10、p型コンタクト層9、n型ドレイン層12、およびゲート11より成り、平面図に示すようにゲートはそれぞれバスライン18によって結合してボンディングパッド16に接続する。複数のドレイン層12はそれぞれドレイン配線15によって接続し、ドレイン配線15はバスライン20によって結合してボンディングパッド17に接続する。導通拡散層8はB−B’断面図に示すように、p型高濃度半導体基板6に成長されたp型低濃度層7にp型高濃度不純物を拡散して形成し、p型高濃度半導体基板6に接続するものである。導通拡散層を形成するには、p型高濃度不純物を被着した後、1200℃において15分から240分の拡散を行う。これによって一辺100μmの矩形で深さ10μmの導通拡散層8のインダクタンスは0.01nH以下、導通拡散層の導通抵抗は0.6Ω程度とすることができる。一方、耐圧20VのパワーMOSFETの場合、ゲート幅250μmの単位MOSFETのオン抵抗は約50Ωであり、導通抵抗の占める割合をオン抵抗の10%以下にするためには単位MOSFET当りの導通拡散層の所要面積を1200μm2以上とすればよい。導通拡散層8は平面図に示すようにパワーMOSFETの活性領域から分離し、本実施例ではゲートボンディングパッド16の近傍に配置し、ソース層10およびp型コンタクト層9に接続したソース配線14によって導通拡散層8に接続する。本実施例においてはゲート11をバスライン18で結合しており、ゲートをバスラインに結合する配線は導通拡散層8の上の厚い酸化膜の上を配線したものである。マイクロ波帯で電力効率の高いパワーMOSFETとするためには、ドレイン、ゲート、およびソースよりなる単位MOSFETの全長は10μm程度にする必要があるので、単位MOSFET当り横10μm、縦120μmの導通拡散層を形成するものである。その結果、本実施例における導通拡散層の面積はMOSFET活性領域の50%程度になる。仮に導通拡散層をMOSFET活性領域の一部に形成した場合、導通拡散層と本来のMOSFET領域はほぼ同面積となる。以上のように、本実施例によればパワーMOSFETの全面積を増大させることなくオン抵抗の低減されたマイクロ波パワーMOSFETを構成することができる。
【0008】第2の実施例を図3に示す。本実施例はゲート幅100μmの単位MOSFETによって全ゲート幅2cmのパワーMOSFETを形成したものである。必要な単位MOSFETの数は200本となり、パワーMOSFET集合体の全体の大きさは縦100μm、横2000μmと細長い矩形を成すので、4つの副集合体に分割し、ゲートおよびドレインのボンディングパッドをそれぞれ4個配置したものである。この場合、導通拡散層の全体の大きさは縦50μm、横2000μmとなるので、これを4個に分割し、それぞれパワーMOSFETの副集合体に対応させたものである。仮に導通拡散層を単位MOSFETの中に配置した場合、導通拡散層を含むパワーMOSFET集合体の大きさは縦100μm、横4000μmと極めて細長くなり、チップ構成上の問題があるが、本実施例によれば約2分の1の横幅によってパワーMOSFETを構成することができる。
【0009】第3の実施例を図4に示す。本実施例はゲートボンディングパッドの下部を含む空き領域に導通拡散層を形成し、個々のソース配線14と接続したものである。本実施例によれば導通拡散層の抵抗を極めて小さくすることができる。
【0010】第4の実施例を図5に示す。本実施例は第1の実施例における導通拡散層8を、更にドレインボンディングパッド17の近傍にも設けたものである。これによってゲート電流を流す導通拡散層とドレイン電流を流す導通拡散層が分離されるので、相互関係に伴う高周波電圧の帰還を小さくすることができ、高周波動作の安定度が高いMOSFETを構成することができる。
【0011】第5の実施例を図6に示す。本実施例は導通拡散層8をゲートボンディングパッド16とパワーMOSFETの活性領域の間の空き領域に配置したものであり、バスライン19によってソース配線を結合して上記導通拡散層8に接続したものである。ゲートは多層化された金属配線を使用したバスライン18によって結合してボンディングパッド16に接続したものである。本実施例は多層の金属配線によってソースとゲートを個別に結合しており、これによって半導体チップの空き領域に導通拡散層8を配置することができるものである。本実施例において、導通拡散層8の一辺の長さは動作周波数に応じた表皮深さの2倍より可能な限り小さく形成し、複数に分割するものである。これによって高周波電流に対する導通抵抗を直流抵抗と同一にすることができる。
【0012】第6の実施例を図7に示す。本実施例は動作周波数が1GHz以下のパワーMOSFETにおける実施例であり、導通拡散層を一体化し、更に、ゲートボンディングパッド16の下にも設けたものであり、導通拡散層の抵抗を特に小さくしたものである。
【0013】第7の実施例を図8に示す。本実施例は動作周波数が2GHz以上のパワーMOSFETにおける実施例であり、導通拡散層を複数に分割したものであり、個々の辺の大きさを動作周波数に応じた表皮深さの2倍より小さく形成したものである。例えば2.5GHz動作のパワーMOSFETの場合、導通拡散層の表面不純物濃度を1cm3当り1019個として一辺の大きさが150μmより可能な限り小さく、例えば50μm程度に形成する。これによって高周波電流に対する抵抗成分を直流抵抗とほぼ同じ程度に小さくすることができるものである。
【0014】以上本発明の種々の実施例を詳細に説明したが、本発明は上記の実施例に限定されるものではなく、その技術的思想の範囲内で種々の変形が可能であることは言うまでもない。
【0015】例えば、ここでは第1導電型高濃度半導体基板の上に成長された第1導電型低濃度層に形成されたパワーMOSFETを例として説明したが、このかぎりではなく、上記第1導電型高濃度半導体基板の代わりに金属などによってなる導電性基板を使用した半導体基板に形成されるトランジスタについても本発明を適用することができるものである。
【0016】
【発明の効果】以上のように、本発明によれば導通拡散層とマイクロ波MOSFETの形成領域が分離されており、マイクロ波MOSFETは導通拡散層の形成のために微細加工が妨げられず、また導通拡散層はマイクロ波MOSFETの形成のためにその形成が妨げられることはない。その結果、必要にして十分な面積と形状を有する導通拡散層を形成することができ、これによってチップ面積を増大させることなくソース抵抗成分を低減し、ソースインダクタンスの極めて小さいマイクロ波パワーMOSFETを構成することができる。




 

 


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