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発明の名称 MOS半導体製造装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−232355
公開日 平成6年(1994)8月19日
出願番号 特願平5−15223
出願日 平成5年(1993)2月2日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 金谷 達憲 / 湯本 攻 / 森口 明定 / 田尻 和之
要約 目的
MOS ICのラッチアップ防止。

構成
MOS ICにおけるN−MOSを、基板のP型領域及び、P−MOSと電気的に分離されたN型領域上に形成する。
特許請求の範囲
【請求項1】MOS ICにおいて、 P型半導体基板を用いた場合、PチャネルMOSトランジスタ(以下P−MOSと略す。)のいわゆるNウエル層及び、P型基板と電気的に分離されたN型領域を設け、その領域上にNチャネルMOSトランジスタ(以下N−MOSと略す。)を形成した事を特徴とするMOS半導体製造装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、半導体製造装置に係り、特にCMOS ICのラッチアップ防止を図る製造装置に関する。
【0002】
【従来の技術】従来CMOS ICのラッチアップ防止は、P.R.グレイ、R.G.メイヤ共著、永田穣 監訳”アナログ集積回路設計技術上”PP139−140(培風館)に記載のように、保護素子を入出力パッドに設けたり、Nウエル層を囲んで低抵抗のガ−ドリングをもうけたりしている。
【0003】また、特開平1−61942(1.3.8)に記載のようにP−MOSを絶縁層で分離している。
【0004】
【発明が解決しようとする課題】上記従来技術は、ラッチアップを起こしにくくする程度のもので、充分な防止は困難であり、余分な素子が必要である。また、絶縁層で分離する方法は、充分なラッチアップ防止が可能であるが、実現のためのプロセスが困難であり、工程も長くなる問題がある。
【0005】本発明の目的は、既存のプロセスをそのまま利用し、工程も長くする事無く、容易にCMOS ICのラッチアップを充分に防止する事にある。
【0006】
【課題を解決するための手段】上記目的を達成するために、例えばP型半導体基板を用いた場合、CMOSICにおけるN−MOSを、基板のP型領域及び、P−MOSと電気的に分離されたN型領域上に形成する。
【0007】
【作用】上記構造すなわち、電気的に分離されたN型領域上にN−MOSを形成する事により、ラッチアップの原因である寄生トランジスタによる正帰還回路は構成されない。
【0008】
【実施例】以下本発明を図1(1)、(2)、(3a)、(3b)及び、図2(a)、(b)により説明する。
【0009】図1は、本発明によるCMOSインバ−タ回路の一実施例の工程断面図及び、寄生トランジスタ回路図である。図2は、標準的なCMOSインバ−タ回路の断面図及び、寄生トランジスタ回路図である。
【0010】標準的なCMOSインバ−タ回路においては、図2に示すようにP−MOS8の寄生PNPトランジスタ10と、N−MOS9とP−MOS8間の寄生NPNトランジスタ12が、寄生抵抗R1,R2を介して接続し、正帰還回路を構成している。従って、なんらかの原因でいったん微小電流が流れると、正帰還が働きトランジスタが動作状態となり、大電流が流れ続け素子を破壊してしまう。
【0011】以下図1を用いて一実施例を示す。P型半導体基板1に、エピタキシャル技術により単結晶膜を形成し、分離用SiO2膜2、チャネルストッパ3を形成する。以上は既存プロセスと全く同様である。但し、レイアウト的には、新たに給電領域4を設ける。
【0012】次に、いわゆるNウエル領域形成のためのN型不純物、例えばリンの注入(インプラあるいは拡散技術による。)をP−MOS領域ばかりではなく、N−MOS領域にも施し、Nウエル領域5及び、分離用N型領域6を形成する。図1(1)に示す。これは単にマスクパタ−ンを変更する事により、容易に実現できる。
【0013】この分離用N型領域6内に、N−MOS用のいわゆるPウエル領域をP型不純物、例えばボロンを注入し形成する。N型領域内に形成するので、既存の工程のPウエルインプラ条件とは異なる。つまり、インプラエネルギをやや小さくして、Pウエル領域を浅く形成する。また濃度もP型なるように、ド−ズ量をやや大きくし、Pウエル領域の濃度が、既存プロセスのPウエルの濃度程度になるようにする。これらの事は特に問題がなく、インプラ条件(熱処理も含む)のみを変更してやれば良く、容易に実現できる。図1(2)に示す。
【0014】以後は既存プロセスと同様で、Vth調整のためのチャネルインプラを行い、ゲ−トを形成し、ドレイン、ソ−ス領域を形成し完成となる。断面構造図及び、寄生トランジスタ回路図を図1(3a)、(3b)に示す。
【0015】以上のように、従来の既存プロセスをそのまま利用でき、マスクを増やす事無く、また、工程も変更する事無く、簡単なレイアウトパタ−ンと、条件のみを変更する事により実現できる。Bi CMOSプロセスの場合、バイポ−ラのN+埋込み層を分離用N型領域として利用できる。
【0016】上記構造によると、分離用N型領域6に給電領域4を介して、最高電位VDDを供給する事により、N−MOS9を基板1やP−MOS8から電気的に完全に分離する事が出来る。つまり、標準CMOSインバ−タ回路において、正帰還を構成していた寄生トランジスタ10、12は寄生トランジスタ11、13を介して接続される事になる。この寄生トランジスタ11、13は全端子が逆バイアスで印加されているため、動作状態になる事はない。従って、寄生トランジスタによる正帰還回路は構成されない。
【0017】
【発明の効果】本発明は以上説明したような構造を有するので、寄生トランジスタによる正帰還回路は構成されず、CMOS ICのラッチアップ防止に効果がある。




 

 


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