米国特許情報 | 欧州特許情報 | 国際公開(PCT)情報 | Google の米国特許検索
 
     特許分類
A 農業
B 衣類
C 家具
D 医学
E スポ−ツ;娯楽
F 加工処理操作
G 机上付属具
H 装飾
I 車両
J 包装;運搬
L 化学;冶金
M 繊維;紙;印刷
N 固定構造物
O 機械工学
P 武器
Q 照明
R 測定; 光学
S 写真;映画
T 計算機;電気通信
U 核技術
V 電気素子
W 発電
X 楽器;音響


  ホーム -> 電気素子 -> 株式会社日立製作所

発明の名称 半導体集積回路装置の設計方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−232267
公開日 平成6年(1994)8月19日
出願番号 特願平5−16246
出願日 平成5年(1993)2月3日
代理人 【弁理士】
【氏名又は名称】大日方 富雄
発明者 大嶋 敬之 / 高橋 敏郎
要約 目的
論理LSIのI/Oセルの占有面積を縮小し、LSIパッケージの多ピン化構造を容易ならしめる設計方法を提供する。

構成
半導体チップ1上に入・出力用のバッファ回路を構成するI/OセルSL1,SL2,…を配設するに当り、チップの所定領域に複数個の第1の基本セル101,102,…、第2の基本セル201,202,…を整列して設ける。所望のI/Oセルを構成するのに必要なトランジスタ数に応じて、上記複数の基本セルから1又は2以上の基本セルを選択してI/Oセル領域S1,S2,…を区画する。そして、区画されたI/Oセル領域S1,S2,…内の素子を使用して前記I/Oセルを形成する配線パターンを設計する。前記複数個の第1,第2の基本セルに対して一定の比率で、ボンディングパッド2,2,…を、チップ1上に設けることにより多ピン化構造が可能となる。
特許請求の範囲
【請求項1】 半導体チップ上に入・出力用のバッファ回路を構成するI/Oセルを配設するに当り、チップの所定領域に複数個の基本セルを整列して設け、斯く設けられた基本セルから、当該所望のI/Oセルを構成するのに必要なトランジスタ数に応じて1又は2以上の基本セルを選択し、斯く選択した基本セルによってI/Oセル領域を区画し、斯く区画したI/Oセル領域内の素子を使用して前記I/Oセルを形成する配線パターンを設計するようにしたことを特徴とする半導体集積回路装置の設計方法。
【請求項2】 前記基本セルを、nMOSトランジスタからなる第1の基本セル部と、nMOSトランジスタ及びpMOSトランジスタからなる第2の基本セル部とに分けて形成することを特徴とする請求項1に記載の半導体集積回路装置の設計方法。
【請求項3】 前記複数個の基本セルに対して一定の比率で、ボンディングパッドを、前記チップ上に設けることを特徴とする請求項1又は2に記載の半導体集積回路装置の設計方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、半導体技術さらには半導体集積回路装置の回路設計技術に適用して特に有効な技術に関し、例えばゲートアレイ方式の論理LSIの入・出力用のバッファ回路の設計に利用して有用な技術に関する。
【0002】
【従来の技術】ゲートアレイ方式の論理LSIにあっては、ボンディングパッドと、内部回路を構成する論理セルとの間に、入力バッファ,出力バッファ,双方向性バッファ等として機能するI/Oセルが介在され、これにより当該LSIとそれ以外の機器との間の安定した信号の遣り取りが行われるようになっている。そして、上記論理LSIでは、1つのボンディングパッドに対応させて1つのI/Oセル形成領域(基本セル領域)が決定され、この基本セル領域内に設けられた複数のトランジスタを配線パターンにて必要なだけ互いに導電接続させて、1つのI/Oセルを形成していた。従来の論理LSIのI/Oセルの代表的な構造を図3に示す。この図に示すように、1つのI/Oセルが形成される基本セル領域(21,22…)は、出力MOS部と、プリバッファ部とからなり、これら出力MOS部、プリバッファ部内には、同一の素子パターン(基礎パターン)が繰り返し配設されている(図示例では出力MOS部が6つの基礎パターン20a〜20f、プリバッファ部が6つの基礎パターン20a’〜20f’によって構成されている)。そして各々の基本セル領域21,22…1つに対して1つの割合でボンディングパッド31,32…が設けられている。このようなI/Oセルのレイアウトパターンでは、I/Oセルの種類(大きさ)に係わらず、ボンディングパッド31,32が、例えばチップ周辺部に等間隔に設けられ、実装時にリードフレーム側の電極部と、該ボンディングパッドとの接続が容易となる。
【0003】
【発明が解決しようとする課題】しかしながら、上述した技術には、次のような問題のあることが本発明者らによってあきらかとされた。即ち、I/Oセルの設計に実際に使用されるトランジスタ数は、その機能(例えば入力バッファ/出力バッファ/双方向性バッファの別、高速用/低速用の別等)によって異なり、従って当該I/Oセルの形成に必要な面積も異なってくる。即ち、図4に示すように、I/Oセル(図には領域21に形成されるI/OセルSL1が示されている)は、基本セル領域(21)の一部分、即ち基本パターンのうちパターン20a〜20c,20a’〜20c’に設けられた一部のトランジスタを、配線L20によって互いに導電接続させるだけで形成されるため、基本セル領域内に使用されない素子が残っている余領域が生じ、チップ面積が有効利用されていない。これは、ゲートアレイ方式のLSIのI/Oセルでは、基本セル領域21,22…の大きさを、実際に形成されるI/Oセルの大きさと関係なく、占有面積が最大のI/Oセル(トランジスタ数が最大のセル)に合わせて決めているからである(図3,図4の例では、夫々6つの基礎パターンで、1つのI/Oセルの出力MOS部、プリバッファ部が構成されている)。
【0004】従って、半導体チップ上に、出力MOS部/プリバッファ部共に基礎パターン2つ宛で構成できるI/OセルSL1,3つ宛で構成できるI/OセルSL2,5つ宛で構成できるI/OセルSL3,6つ宛で構成できるI/OセルSL4…を形成するのであれば、夫々のセルの大きさに拘らず、図3に示すように、6つ宛の基礎パターンを有する基本セル領域21,22,23,24…に、夫々のI/Oセルを形成することとなり、I/Oセルの構成に関与しない余領域が多数存在することとなる。
【0005】又、上記のように基本セル領域を、最大のセルに合わせて大きく形成しておく必要があるため、これに対応して設けられるボンディングパッドの数も限られてしまい、チップサイズを増大させずに、製品LSIの多ピン化を図ることが困難であった。本発明は、かかる事情に鑑みてなされたもので、論理LSIのI/Oセル1つ当りの占有面積を縮小し、もって、LSIパッケージの多ピン化構造を容易ならしめる半導体集積回路装置の設計方法を提供することをその主たる目的とする。
【0006】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。即ち、半導体チップ上に入・出力用のバッファ回路を構成するI/Oセルを配設するに当り、チップの所定領域に整列して設けられた複数の基本セルから、当該所望のI/Oセルを構成するのに必要なトランジスタ数に応じて1又は2以上の基本セルを選択し、該選択した基本セルによってI/Oセル領域を区画し、このように区画したI/Oセル領域の素子を使用して当該I/Oセルを形成する配線パターンを設計するようにした。
【0007】
【作用】I/Oセルが形成される領域の大きさを、当該セルの実際の大きさに応じて決定することができるので、余領域が少なくなり、チップの周辺部にI/Oセルを効率良く配設することができる。
【0008】
【実施例】以下、本発明の一実施例を添付図面を参照して説明する。図1は、本発明が適用されたゲートアレイ方式の論理LSIが形成された半導体チップ1の周辺部分を示す拡大図であり、図2は当該チップ1全体のレイアウトを示す平面図である。これらの図に示すように、チップ1の外周部分には多数のボンディングパッド2,2…が等間隔で設けられている。ボンディングパッド2,2…の内側(図1では下側)の領域には、これに沿って出力MOS部(第1のバッファ部)3が設けられ、更にその内側に、プリバッファ部(第2のバッファ部)4が該出力MOS部3から所定間隔dだけ隔てて設けられている。そして出力MOS部3、プリバッファ部4間は、配線L1,L2…にて互いに導電接続されて、所望の機能を有するI/Oセルを構成するようになっている。
【0009】具体的には、前記出力MOS部3には、入力保護回路や、信号伝達経路を切り換えるためのゲート部を構成するnMOSトランジスタが多数形成されている。一方、上記プリバッファ部4には多数のn形MOSトランジスタやp形MOSトランジスタが形成され、この部分の配線パターン(図示省略)を変えることによって、I/Oセル内に、入力バッファ回路,出力バッファ回路,双方向性バッファ回路の何れかが構成可能とされている。
【0010】ところで、本実施例のI/Oセルは、上記出力MOS部3を構成する多数の基本セル(第1の基本セル)101,102,103,104…、及び、プリバッファ部4を構成する多数の基本セル(第2の基本セル)201,202,203,204…の、所定個数宛の組合せによって構成されたセル領域内のトランジスタ等の素子を使用して構成される。今、当該LSIチップ内で面積最大のI/Oセルを形成するのに、上記第1の基本セル,第2の基本セルを6つ宛必要とすると仮定する。前述した従来の論理LSIの設計方法では、各基本セル領域を、この最大のI/Oセルが形成できる大きさ(図1の第1基本セル6つ分,第2基本セル6つ分に相当)とし、この中に実際に1つのI/Oセルを形成していた(図3,図4)。これに対し、本実施例の論理LSIでは、実際に形成されるI/Oセルの大きさに応じて、以下のように基本セルを選択してI/Oセルを形成している。
【0011】先ず、当該論理LSIに形成されるI/Oセルの平均的な大きさより若干大きいセル面積(例えば4個の第1,4個の第2の基本セル)を1つの基本セル群(図中2点鎖線で示す)とし、このセル群1つに対して1つ宛ボンディングパッド2,2,…を配置しておく。そして、実際に形成されるI/Oセル(図1中のSL1,SL2…)の大きさに合わせて、前記多数の基本セル101,102,103,…から1又は2以上の隣接する基本セルを、各I/Oセル毎に所定個数宛選択し、選択した基本セルによって、I/Oセル毎の領域(セル領域S1,S2…)を区画し、斯く区画した領域内のトランジスタ等の素子を使用して、夫々のI/Oセルを形成する配線パターンを設計するようにした。
【0012】一例として、半導体チップ1上に、例えば、第1,第2の基本セルが2つで構成可能なI/OセルSL1,3つで構成可能なI/OセルSL2,5つで構成可能なI/OセルSL3,……と云う具合いに順次形成する場合を考える。このとき、第1,第2の基本セル101,102,201,202でセル領域S1を区画しこの中のトランジスタを用いてI/OセルS1を構成する。又、第1,第2の基本セル104,105,106,204,205,206でセル領域S2を区画し、第1,第2の基本セル108〜112,208〜212でセル領域S3を区画し、夫々のセル領域S2,S3内のトランジスタを用いてI/OセルSL2,SL3を構成する。以下同様に、そのI/Oセルの大きさ(例えばトランジスタ数)に応じてセル領域を区画し、その中の素子を所望の配線パターンでつないで当該I/Oセルを構成していく。そして、ボンディングパッド2,2…とI/Oセルが、配線L11,L12,L13…により1対1の関係で導電接続される。尚、上記のようにI/Oセル間に未使用の基本セルS0を介在しておくことによって、各セル間で電源用の配線を分離することができるようになる。
【0013】このようなレイアウトでI/Oセルを構成すると、従来の手法ではI/Oセルの構成に関与しなかった素子領域を、有効に利用することができ、チップの入・出力段の高集積化が図られ、当該LSIの多ピン化が達成される。尚、個々の第1,第2基本セルは、互いに隣接する基本セルと同一パターン、若くは、ミラー反転したパターンとなるようにすれば、その設計効率がよい。
【0014】以上説明したように、本実施例の論理LSIでは、I/Oセルを構成する基本セルの数を、固定値とせずに、該I/Oセルの大きさ(例えばトランジスタ数)によって適宜選択し得るようにしたので、I/Oセルの構成に寄与しない基本セルの数が低減される。又、I/Oセルが形成される領域の高集積化を見越して、パッドの数を増やしておくことができ、チップの多ピン化が図られる。
【0015】以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施例では、ボンディングパッドを、4つの基本セルに対して1つ設けるようにしたが、当該LSIチップ上に設置されるI/Oセルの種類やその比率等に応じて、これらの比を変更してもよい。又、本実施例では、基本セルを、出力MOS部と、プリバッファ部とに分けて構成した例を示したが、これらを合わせて1つの基本セルとして単純化してもよい。又、本実施例では、ボンディングパッドが半導体チップの周辺部に形成されている論理LSIを例に説明したが、チップはこれに限ることはなく、例えば、ボンディングパッドが、論理セルが整列している格子上に点在するLSIチップにも本発明は適用可能である。以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である論理LSIの設計技術に適用した場合について説明したが、この発明はそれに限定されるものでなく、半導体集積回路装置の設計技術一般に利用することができる。
【0016】
【発明の効果】論理LSIのI/Oセル1つ当りの占有面積が縮小され、LSIパッケージの多ピン化構造が可能になる。




 

 


     NEWS
会社検索順位 特許の出願数の順位が発表

URL変更
平成6年
平成7年
平成8年
平成9年
平成10年
平成11年
平成12年
平成13年


 
   お問い合わせ info@patentjp.com patentjp.com   Copyright 2007-2013