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発明の名称 多層配線層を用いた集積回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−232262
公開日 平成6年(1994)8月19日
出願番号 特願平5−19884
出願日 平成5年(1993)2月8日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 内山 ▲邦▼男 / 花輪 誠 / 荒川 文男
要約 目的
規則構造ブロックとランダムブロックを有する多層金属配線技術の集積回路において、チップ面積および遅延時間を最適化し、レイアウト工数を最小化するレイアウト法を提供する。

構成
最上位層(以下、M4と呼ぶ)、上位層(以下、M3と呼ぶ)、下位層(以下、M2と呼ぶ)、最下位層(以下、M1と呼ぶ)の4つの多層金属配線技術を使用し、規則構造ブロックである演算ブロック151内部のバス配線127〜132にはM3を用いる。制御信号111〜118にはM2を用い、ランダムブロックである制御ブロック150はn列の標準セル100の列からなり、標準セル間および規則構造ブロックとの配線で標準セル列と並行方向の配線にはM1およびM3の金属配線層を用い、垂直方向の配線にはM2を用い、電源幹線105,106にはM4を用いる。
特許請求の範囲
【請求項1】最下位層と、下位層と、上位層と、最上位層との4つの金属層を内部信号の配線に用いる集積回路であって、該集積回路は、バス配線を含む規則構造ブロックと、上記規則構造ブロックを制御する制御回路を含むランダムブロックとを同一チップ上に具備してなり、上記規則構造ブロックはビットセルの2次元配列で構成され、上記ビットセルの内部の配線には上記最下位層が使用され、上記バス配線には上位層が使用されてなり、上記ランダムブロックから上記規則構造ブロックへの制御信号には上記下位層が使用され、上記ランダムブロックは標準セルの複数の一次元配列で構成され、上記一次元配列は上記規則構造ブロック内の上記バス配線と並行に位置し、上記標準セルの内部の配線には上記最下位層が使用され、上記ランダムブロック内の上記標準セル間および上記規則構造ブロックとの配線で上記一次元配列と並行方向の配線には上記最下位層あるいは上記上位層が使用され、垂直方向の配線には上記下位層が使用され、上記規則構造ブロックの上記ビットセル列、および、上記ランダムブロックの上記標準セル列へ接続される電源幹線には上記最上位層が使用されることを特徴とする多層配線層を用いたことを特徴とする集積回路。
【請求項2】上記規則構造ブロックと上記制御回路とはプロセッサの演算器と該演算器を制御する制御回路であることを特徴とする請求項1に記載の集積回路。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は集積回路に関し、特にバス配線、演算器等を含む規則構造ブロックとその制御回路を同一チップ上に集積するマイクロプロセッサ、信号処理プロセッサ等の集積回路データプロセッサのレイアウト法に関する。
【0002】
【従来の技術】集積回路のための微細加工技術の進歩により、より多くの素子を1チップ上に集積することが可能となってきている。また、マイクロプロセッサ、信号処理プロセッサ等の集積回路の配線技術についていえば従来配線層が1層だけだったものが、2層、3層、さらには4層の金属層を配線に用いるようになってきている。例えば、1991年のアイ・イー・イー・イー インターナショナル ソリッド ステート サーキット コンファレンス ダイジェスト オブ テクニカルペーパーズ (IEEE International Solid-State Circuit Conference Digestof Technical Papers)の第90頁から第91頁に3層の金属配線層を用いてレイアウトしたマイクロプロセッサが報告されている。
【0003】
【発明が解決しようとする課題】集積回路の多層の金属配線技術では、各金属層における配線容量、配線抵抗などの電気的特性や、最小配線幅、最小配線ピッチなどの物理的特性が異なる。このため演算器等の規則構造ブロックとその制御回路等の非規則構造ブロック(以下、ランダムブロックと呼ぶ)を同一チップ上に集積するマイクロプロセッサ、信号処理プロセッサ等の集積回路では、面積、遅延時間を最適化するように、各金属配線層の特性を考慮したレイアウト法が必要になることが本発明者の検討によって明らかとされた。
【0004】従って本発明の目的とするところは、規則構造ブロックとランダムブロックを同一チップ上に集積する多層の金属配線技術を用いる集積回路において、チップ面積および遅延時間を最適化し、レイアウト工数を最小化するレイアウト法を提供することにある。
【0005】
【課題を解決するための手段】上記目的を達成するため、本発明の代表的な実施形態による集積回路は、規則構造ブロックとランダムブロックとを含み、4つの金属配線層のレイアウト法を特に以下の方法を採用する。この4つの金属配線層は最上位層(以下、M4と呼ぶ)、上位層(以下、M3と呼ぶ)、下位層(以下、M2と呼ぶ)、最下位層(以下、M1と呼ぶ)を持つ。まず、規則構造ブロックについては、基本的にビット単位に繰返し使用することが可能なセル(以下、ビットセルと呼ぶ)に論理構造を分割して構成する。ビットセルは第0ビットから第nビットまでの縦方向(以下、Y方向と呼ぶ)には基本的に同一のセルが配列される。演算器等のバスの走る横方向(以下、X方向と呼ぶ)には、このビットセルの一次元配列が並べられ、全体としてビットセルの二次元配列で規則構造ブロックがレイアウトされる。金属配線層の用い方として、まず、ビットセル内部の配線にはM1を用いる。
【0006】次に、ビットセル間を渡るバス配線にはM3を用いる。さらに、ビットセルにランダムブロックから入力される制御信号にはM2を用いる。また、各セル列に電源を供給する電源幹線にはM4を用いる。一方、ランダムブロックについてはアンド、オア、インバータ、ラッチ等のゲートレベルのセル(以下、標準セルと呼ぶ)を単位にレイアウトを行う。この標準セルは演算器等のバスの走る方向と同じX方向に並べられる。この標準セルの一次元配列を複数本Y方向に積むことによりランダムブロックが構成される。この標準セルの一次元配列の間には配線領域がとられる。
【0007】ランダムブロック内の金属配線層の用い方として、まず、標準セル内部の配線はM1が用いられる。次に、標準セル間の配線でX方向はM1とM3を用いる。Y方向はM2を用いる。また、各セル列に電源を供給する電源幹線にはM4を用いる。規則構造ブロックとランダムブロック間の制御信号の接続配線は標準セル間の配線と同じようにX方向はM1とM3を用い、Y方向はM2を用いる。
【0008】
【作用】上記の手法は、集積回路の金属配線層M1、M2、M3、M4各層の異なる属性を有効に使いわけ最適なチップ面積と遅延時間を実現する。M4、M3は最上位および上位にあるのでその層の厚みをM1、M2より厚くすることができるため電気抵抗を下げることができる。また、上位にあることにより基板との距離が離れ、配線容量も低減できる。このため、規則構造ブロックのバス配線にM3を用いることにより、遅延時間の削減に役立つ。また、電源幹線に電気抵抗の少ないM4を用いることにより、動作時の電流による電圧ドロップを少なくすることができ、また、M4は最上位にあるために他の配線層の上空にオーバーラップしてレイアウト可能であるために、電源配線の幅を太くでき、しかも全体のレイアウト面積が小さくできる。M2はM1とM3の中間に位置するため一つのスルーホールを介して、M1にもM3にも容易に接続可能である。M1は最下位にあるので、トランジスタのゲートを構成するポリシリコン層や、ソース、ドレインを構成する不純物層との接続が容易である。規則構造ブロックではビットセル内配線にM1だけを用いているのでビットセル上空の任意のX方向にM3配線(バス配線)を走らせることが可能であり、また、任意のY方向にM2配線を走らせることが可能である。これにより、規則構造ブロックの面積の最小化、それに伴い制御信号の最短化が可能となる。ランダムブロックでは標準セル内配線にM1だけを用いているので標準セル上空の任意のX方向にM3配線(バス配線)を走らせることが可能であり、また、任意のY方向にM2配線を走らせることが可能である。これにより、ランダムブロックの面積を最小化、それに伴い各信号の最短化が可能となる。また、電源幹線に電気抵抗の少ないM4を用いることにより、動作時の電流による電圧ドロップを少なくすることができ、また、M4は最上位にあるために他の配線層の上空にオーバーラップしてレイアウト可能であるために、電源配線の幅を太くでき、しかも全体のレイアウト面積が小さくできる。規則構造ブロックとランダムブロック間を接続する制御信号は規則構造ブロックでM2を用いてY方向に配線されて、この方向はランダムブロックのM2配線の方向に一致している。このため、両ブロック間を制御信号が渡るときの配線層のつなぎ変えが最小限に抑えられる、ブロック間領域の面積およびスピードロスがなくなる。
【0009】
【実施例】以下、本発明の一実施例を説明する。本実施例の集積回路は内部に32ビット幅のバスとそれに接続される演算器とそれを制御する制御回路を一つのチップ上に集積している。この集積回路の内部配線には4つの金属配線層が使われている。この4つの金属配線層は最上位層(以下、M4と呼ぶ)、上位層(以下、M3と呼ぶ)、下位層(以下、M2と呼ぶ)、最下位層(以下、M1と呼ぶ)を持つ。
【0010】第2図はこの集積回路の一部分を示すブロック図である。以下、各構成要素を説明する。
200:演算器の入力バス(Aバス)で、バス幅32ビット。
201:演算器のもう一方の入力バス(Bバス)で、バス幅32ビット。
202:演算器の入力セレクタ。
203:演算器の入力セレクタ。
204:算術論理演算器(以下、ALUと呼ぶ)。
205:ALUの出力ラッチ。
206:出力ラッチの値を出力バスに出力するバスドライバ。
207:演算器の出力バス(Cバス)で、バス幅32ビット。
208:バスにつながる他の演算器。
209:202,203,204,205,206から構成される物理的に一つのかたまりとなっている演算ブロック1。
210:演算器208を含む演算ブロック2。
211:演算ブロック1(209)の制御信号213〜216を生成する回路を含む制御ブロック1。
212:演算ブロック2(210)の制御信号を生成する回路を含む制御ブロック1。
213:入力セレクタ202,203の制御信号。
214:ALU204の制御信号、演算の種類を指定する。
215:出力ラッチ204の制御信号。
216:バスドライバ206の制御信号。
【0011】以上の構成で、Aバス、Bバス、Cバスは物理的に長距離配線となり、この集積回路の動作スピードを決定する上でクリティカルパスになる。
【0012】第1図はこの集積回路のレイアウトの一部で、第2図の制御ブロック1(211)と演算ブロック(209)部を示したものである。150が第2図における制御ブロック1(211)のレイアウトで、151が演算ブロック(209)のレイアウトである。制御ブロック1(150)は、ランダムブロックである。アンド、オア、インバータ、ラッチ等のゲートレベルの標準セル100をX方向に配列し、この一次元配列が、第1列から第n列までY方向に並べられている。このX方向は演算ブロック内のバスの走る方向と同じである。標準セルの内部の配線にはM1が使われている。各標準セル100の中央部からこのセルに対する入出力端子101,102がM2で出ている。103,104は標準セルに供給される電源(Vcc)、グランド(GND)線で、M1が使われている。これらは標準セル内部でトランジスタに接続される。103,104は、M4で配線されているY方向のVcc/GND幹線105,106に接続される。標準セルの一次元配列の間には配線領域がとられる。標準セル間の配線、および制御ブロックや演算ブロック間の配線は、X方向でM1とM3が使われ、Y方向でM2をが用いられる。例えば、107はY方向のM2配線であり、108はX方向のM1配線、109はX方向のM3配線である。M3配線は配線領域だけでなく標準セルの上空も通過可能である。このようにX方向の配線にM1,M3を割り当てることにより、制御ブロック1(150)のY方向の長さが最小化できる。X方向とY方向との配線を接続する場合にはその接点にスルーホールが打たれている。演算ブロック2(151)は、規則構造ブロックである。ビット単位に繰返して使用することが可能なビットセルに論理構造が分割して構成されている。ビットセル120は入力セレクタ202を構成するためのセルで第0ビットから第31ビットまでY方向に基本的に同一のセルが配列されている。だだし、奇数ビット目のセル(例えば、セル121)はY方向にミラー反転されている。これは、Y方向で隣合うビットセルに供給するVcc/GND線を共用するためである。122、123、124、125はそれぞれ入力セレクタ203、ALU204、出力ラッチ205、バスドライバ206を構成するためのビットセルである。
【0013】133,134はビットセルに供給される電源(Vcc)、グランド(GND)線で、M1が使われている。これらはビットセル内部でトランジスタに接続される。133,134は、M4で配線されているY方向のVcc/GND幹線105,106に接続される。ビットセル内部の配線にはM1が使われている。127、132はそれぞれ第0ビット、第1ビット目のAバス配線である。128、131はそれぞれ第0ビット、第1ビット目のBバス配線である。129、130はそれぞれ第0ビット、第1ビット目のCバス配線である。これらのセル間を渡るAバス配線、Bバス配線、Cバス配線にはM3が用いられてる。バス配線から下部のビットセル内のトランジスタのゲートやドレインに接続する場合には、スルーホール126が打たれる。制御ブロック1(150)から入力される制御信号111〜118にはM2を用いる。制御信号111〜114は入力セレクタ202,203のための制御信号213に対応し、115から116はALU204のための制御信号214、117は出力ラッチ205のための制御信号215、118はバスドライバ206のための制御信号216に対応する。M4で配線されているY方向のVcc/GND幹線105,106はM4が最上位層であるので他の金属配線層M1,M2,M3の上空およびセルの上空をオーバーラップして配線できるため、十分な幅をもたせて、自由にチップ上を配線することが可能である。例えば、図3に示すようにVcc幹線、GND幹線105,106が櫛型上に他の金属配線層M1,M2,M3の上空およびセルの上空をオーバーラップしてレイアウトされることも可能である。
【0014】
【発明の効果】以上のように4つの金属配線層の役割を決め、レイアウトすることにより次の効果が生まれてくる。M4、M3は最上位および上位にあるのでその層の厚みをM1、M2より厚くすることができるため電気抵抗を下げることができる。また、上位にあることにより基板との距離が離れ、配線容量も低減できる。このため、規則構造ブロックのバス配線にM3を用いることにより、遅延時間の削減に役立つ。また、電源幹線に電気抵抗の少ないM4を用いることにより、動作時の電流による電圧ドロップを少なくすることができ、また、M4は最上位にあるために他の配線層の上空にオーバーラップしてレイアウト可能であるために、電源配線の幅を太くでき、しかも全体のレイアウト面積が小さくできる。M2はM1とM3の中間に位置するため一つのスルーホールを介して、M1にもM3にも容易に接続可能である。M1は最下位にあるので、トランジスタのゲートを構成するポリシリコン層や、ソース、ドレインを構成する不純物層との接続が容易である。規則構造ブロックではビットセル内配線にM1だけを用いているのでビットセル上空の任意のX方向にM3配線(バス配線)を走らせることが可能であり、また、任意のY方向にM2配線を走らせることが可能である。これにより、規則構造ブロックの面積の最小化、それに伴い制御信号の最短化が可能となる。ランダムブロックでは標準セル内配線にM1だけを用いているので標準セル上空の任意のX方向にM3配線(バス配線)を走らせることが可能であり、また、任意のY方向にM2配線を走らせることが可能である。これにより、ランダムブロックの面積を最小化、それに伴い各信号の最短化が可能となる。規則構造ブロックとランダムブロック間を接続する制御信号は規則構造ブロックでM2を用いてY方向に配線されて、この方向はランダムブロックのM2配線の方向に一致している。このため、両ブロック間を制御信号が渡るときの配線層のつなぎ変えが最小限に抑えられる、ブロック間領域の面積およびスピードロスがなくなる。




 

 


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