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発明の名称 半導体製造装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−232145
公開日 平成6年(1994)8月19日
出願番号 特願平5−15224
出願日 平成5年(1993)2月2日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 金谷 達憲 / 湯本 攻 / 森口 明定 / 田尻 和之
要約 目的
ラテラルPNPトランジスタの高HFE化が目的である。

構成
誘電体埋込み溝を用いて、テラテラルPNPトランジスタのエミッタ底面部PN接合を削除する。
特許請求の範囲
【請求項1】半導体基板(例えばシリコン)にN型あるいはP型不純物領域を形成後、その不純物領域の周辺側壁の全部あるいは一部のみを残し、底面部領域を貫通するように溝を明け、誘電体でその溝を埋め、不純物領域に溝を明け、その領域を当初の周辺側壁部のみとしたことを特徴とする半導体製造装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は半導体製造装置に係り、特にラテラルPNPトランジスタの高HFE化及び、その製造に関する。
【0002】
【従来の技術】従来、半導体集積回路ICに組み込まれるPNPトランジスタとしては、NPNトランジスタと同一プロセスで容易に製造ができ、接続電位が自由なラテラルPNPトランジスタが主流である。例えば、特開昭59−215770号公報や特公平4−6091号公報に記載されている物がある。
【0003】従来技術によるラテラルPNPトランジスタを図2、図4に示す。図2はラテラルPNPトランジスタの断面構造を示し、図4はエミッタ、ベ−ス領域の平面図である。P型半導体基板22上に形成したN+型埋込み層23と、SiO2分離領域24に囲まれた、N型エピタキシャル層上に形成したN型ベ−ス領域25と、ベ−ス領域表面に形成したP型エミッタ領域26と、エミッタ領域26を取り囲むように形成したP型コレクタ領域27から形成されている。
【0004】コレクタ領域の引出しは、コレクタ引出しポリシリコン28を介して、コレクタ電極30に接続されている。エミッタ領域26もまた、エミッタ引出しポリシリコン29を介して、エミッタ電極31に接続されている。エミッタ引出しポリシリコン29とコレクタ引出しポリシリコン28は、分離ポリシリコン酸化膜33で絶縁されている。32はベ−ス電極である。
【0005】
【発明が解決しようとする課題】上記従来の構造では、エミッタ領域26からベ−ス領域25に注入された正孔のうち、コレクタ領域27に到達するものは、主にエミッタの周辺側壁部36から注入されたもので、エミッタの底面部37から注入された正孔は、コレクタ領域27に到達せず、ほとんどが基板22へ抜けるか、N+埋込み層23で電子と再結合し、無効ベ−ス電流となりトランジスタ動作には寄与しない。また、このエミッタ底面部37を通過して、ベ−ス領域25からエミッタ領域26に注入される電子もラテラルPNPトランジスタの無効ベ−ス電流となる。
【0006】この様に従来のラテラルPNPトランジスタは、トランジスタ動作に寄与しない縦方向に流れる無効ベ−ス電流が多く、高HFE化が困難であることが問題である。本発明の目的は、縦方向に流れる無効ベ−ス電流を低減し、高HFEラテラルPNPトランジスタを実現することにある。
【0007】
【課題を解決するための手段】上記目的を達成するために、ラテラルPNPトランジスタのエミッタ領域に、その底面部領域でベ−ス領域と構成するPN接合を貫通するように溝を明け、誘電体で埋める。このとき、エミッタ不純物領域の周辺側壁部の全部あるいは一部のみをエミッタ領域として残す。つまり、エミッタ・ベ−ス間のPN接合を当初のエミッタ周辺部に限定した構造とする。
【0008】
【作用】上記目的を達成するために、ラテラルPNPトランジスタにおいて、トランジスタ動作を起こさないエミッタ底面部PN接合を削除する事により、縦方向に流れる無効なベ−ス電流成分(1)エミッタ底面部PN接合において、ベ−スからエミッタに注入された電子によるベ−ス電流。
【0009】(2)エミッタ底面部PN接合において、エミッタからベ−スに注入された正孔が、N+埋込み層での再結合や、基板に抜けることによるベ−ス電流。
【0010】を低減することが出来、注入効率、輸送効率が改善され高HFEラテラルPNPトランジスタが実現できる。
【0011】
【実施例】以下本発明の一実施例の工程を図1(1)〜(3)、図2(4)〜(6)により説明する。本図は、ある自己整合NPNトランジスタプロセスを利用して、ラテラルPNPトランジスタを形成する物である。
【0012】図1(1)はP型半導体基板1上に、従来のラテラルPNPトランジスタの形成方法を用いて、エミッタ、ベ−ス、コレクタの各領域を作製した後の断面図である。エミッタ拡散ポリシリコン8に、P型不純物、例えばボロンをインプラ技術により打ち込む。ポリシリコンに打ち込んだボロンを熱処理により,N型ベ−ス領域3に拡散させ、P型エミッタ領域7を形成する。ポリシリコンを用いた拡散によりエミッタの浅接合が可能である。この時、熱処理の温度、時間を調節することにより、マスクあるいは自己整合的に決められたエミッタ幅E1(エミッタ・ベ−ス分離ポリシリコン酸化膜9の内側間)よりもE2分だけ広く拡散させる。E2の値は、後の電極コンタクトの事を考慮し、例えば0.3um〜0.5um程度以上とする。E1は自己整合プロセスなので、0.5um程度以上が可能である。
【0013】次に、エミッタ拡散ポリシリコン8をエッチング技術により除去する。その後、エミッタ・ベ−ス分離ポリシリコン酸化膜9をマスクとして、選択ドライエッチ技術によりシリコンをエッチングし、エミッタ領域7に溝13を形成する。この時、エミッタ領域7の底面部12のPN接合を貫通させるまで溝13を掘る。エミッタ領域の縦(深さ)方向の寸法は、上記熱処理により決まり、横方向拡散分E2を考慮すると、0.5um程度となる。これにより溝13の深さは0.5um程度以上にする必要があるが、この程度の溝は容易に作る事が出来る。(例えば、アイソレ−ション技術の1つであるU溝は幅0.5um〜1um、深さ1umが使用されている。)溝幅は、自己整合によって決められたエミッタ幅E1となるので、結局エミッタ領域としては、熱処理によって横方向に拡散した分E2、つまり、当初のエミッタ領域7の周辺側壁部14だけが残る。図1(2)に示す。
【0014】次に、この溝を誘電体、例えばSiO2やSi3N4で埋める。例えばCVD技術を用いてSiO2膜15を形成する。溝の応力強化のためSiO2膜の下地にSi3N4膜を敷く事もあるが、本図では省いてある。図1(3)に示す。
【0015】その後、平但化処理、例えばポリミイド樹脂膜を塗布、エッチバックを行い、SiO2膜15を平但にする。(図略)
次に、ホトリソグラフィ、選択ドライエッチ技術により、エミッタ上のSiO2膜15、分離ポリシリコン酸化膜9,Si3N4膜11を除去する。マスク幅は、マスク幅≧溝幅E1+エミッタ周辺側壁部幅E2×2とする。これにより、誘電体埋込み溝16が完成し、エミッタ領域14を露出させる。その後、P型のエミッタ引出しポリシリコン17をCVD,エッチング技術により形成する。図2(4)に示す。もちろん、エミッタ引出しポリシリコン17を用いないで、直接電極を取り付ける工程も考えられる。
【0016】次に電極用コンタクト穴を形成するために、コレクタ、エミッタ、ベ−ス各々の領域上の構造を同一にする。そこでまず、ホトリソグラフィ、エッチング技術により、コレクタ及びベ−ス上のSiO2膜15、10、ベ−ス上はさらにSi3N4膜11を除去する。この結果、コレクタ引出しポリシリコン6、エミッタ引出しポリシリコン17、ベ−ス領域はSiが露出した構造となる。図2(5)に示す。
【0017】その後、分離保護膜18、例えばSiO2膜を全面に付け、改めて電極用コンタクト穴をコレクタ、エミッタ、ベ−ス領域上に明け、それぞれの電極(コレクタ電極19、エミッタ電極20、ベ−ス電極21)を例えばアルミで形成し、完成となる。図2(6)に示す。図4はエミッタ、ベ−ス領域の平面図であり、エミッタ領域14が従来の構造を示す図5の26に比べ、周辺部のみのリング状になっている事が分かる。
【0018】本発明の最も特徴とする点は、エミッタ領域7に誘電体埋込み溝16を形成する事により、エミッタ底面部PN接合12を削除し、エミッタ領域を当初の周辺側壁部14のみにした点にある。本構造では、従来のラテラルPNPトランジスタの低HFEの主原因であった、エミッタ底面部PN接合12で発生する、コレクタ電流を伴わない無効ベ−ス電流を低減する事が出来る。従って本発明によれば、エミッタ(周辺側壁部14)からべ−スへ注入された正孔の大部分は、コレクタ領域に到達する事になり、注入効率、輸送効率が改善され、電流増幅率HFEが増大する。
【0019】
【発明の効果】本発明は以上説明したように構成されているので、以下に記載される効果を有する。すなわち、エミッタ底面部のベ−スとのPN接合を削除する事により、トランジスタ動作に寄与しない、縦方向に流れる無効なベ−ス電流を低減する事が出来るので、高HFEラテラルPNPトランジスタが実現できる。




 

 


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