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発明の名称 ロジック素子
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−224411
公開日 平成6年(1994)8月12日
出願番号 特願平5−67018
出願日 平成5年(1993)3月25日
代理人 【弁理士】
【氏名又は名称】富田 和子
発明者 中里 和郎 / ジュリアン ホワイト
要約 目的


構成
ロジック素子は、トンネル障壁Dにより相互接続された一連の電荷蓄積ノードN0〜N3からなる。クロック線CL1〜CL3に供給されるクロック波形V1〜V3は、電荷が一つのノードからトンネルダイオードDを通過して他のノードへ達する確率を選択的に変化させる。各ノードの電荷の量はクーロン妨害により制限され、これにより、第1および第2の論理レベルが定まる。典型的には、この論理レベルは、単一電子の存在/不存在により定まる。但し、電子数はさらに大きい数(例えば10)とすることもできる。典型的にはクーロン妨害電位計である出力素子は、ノードN3の論理状態を示す出力論理信号を生成する。
特許請求の範囲
【請求項1】ロジック素子であって、電荷蓄積ノードと、障壁手段と、クロック周期内に電荷キャリアが前記障壁手段を通過して前記ノードへ達する確率を選択的に変更するクロック手段とを備え、前記ノードにおける電荷の量がクーロン妨害(Coulomb blockade)により制限されて、第1および第2の論理レベルが定められ、さらに、前記ノードの論理レベルに応じて、複数の異なる論理状態を有する出力論理信号を生成する出力論理手段とを備えたロジック素子。
【請求項2】請求項1記載のロジック素子において、前記クロック周期内に電荷キャリアが前記障壁を通過して前記ノードへ達するか否かに影響を与えるように、前記ノードに対してポテンシャルを与える論理制御手段を設け、これにより前記ノードの論理レベルを制御することを特徴とするロジック素子。
【請求項3】請求項1または2記載のロジック素子において、前記電荷蓄積ノードとして第1および第2のノードを有するとともに、前記障壁手段として第1および第2の障壁手段を有し、該第1の障壁手段は前記第1のノードに接続され、前記第2の障壁手段は前記第1のノードと第2のノードとの間に接続され、前記クロック手段は、電荷が前記障壁手段を通過する確率を周期的に増減する手段を有し、これにより、電荷が前記第1の障壁手段を通過して前記第1のノードへ到達可能とするとともに、電荷が前記第1のノードから前記第2の障壁手段を通過して前記第2のノードへ到達可能としたことを特徴とするロジック素子。
【請求項4】請求項3記載のロジック素子において、前記第2のノードにライン状に接続された少なくとも今一つの障壁手段およびノードを備えたことを特徴とするロジック素子。
【請求項5】請求項4記載のロジック素子において、前記ラインを複数備えることを特徴とするロジック素子。
【請求項6】請求項5記載のロジック素子において、前記複数のラインの一つの少なくとも一つのノードの論理状態を他のラインへ結合する手段を備えたことを特徴とするロジック素子。
【請求項7】請求項1〜6のいずれかに記載のロジック素子において、複数の前記ノードを含む論理ユニットと、該論理ユニットの論理状態を他の論理ユニットへ結合する手段とを備えることを特徴とするロジック素子。
【請求項8】請求項7記載のロジック素子において、前記ノードの少なくとも一つの状態を検出するクーロン電位計を有することを特徴とするロジック素子。
【請求項9】請求項7記載のロジック素子において、複数のクロック波形を、それぞれ各論理ユニットの複数のノードに対して与える手段を有することを特徴とするロジック素子。
【請求項10】請求項9記載のロジック素子において、前記クロック波形を供給するための伝送線を有することを特徴とするロジック素子。
【請求項11】請求項1〜10のいずれかに記載のロジック素子において、前記障壁手段は少なくとも一つのトンネル接合により構成されることを特徴とするロジック素子。
【請求項12】請求項1〜11のいずれかに記載のロジック素子において、前記障壁手段は、直列接続された第1および第2のトンネルダイオードにより構成されることを特徴とするロジック素子。
【請求項13】請求項1〜12のいずれかに記載のロジック素子において、前記障壁手段は、多トンネル接合により構成されることを特徴とするロジック素子。
【請求項14】請求項1〜13のいずれかに記載のロジック素子において、前記ノードは、基板上に形成された導電性トラックを有し、前記障壁手段は、前記トラック上に電気的絶縁領域を介して横たわる導電性チャネルを有するトンネルダイオードにより構成されることを特徴とするロジック素子。
【請求項15】請求項14記載のロジック素子において、前記トラック上に横たわる少なくとも1本のクロック線を有することを特徴とするロジック素子。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、改良されたロジック(論理)素子に関する。
【0002】
【従来の技術】従来の半導体ロジック素子は、1ビットの情報が典型的には105個の電子により搬送されるトランジスタを用いている。原理的には、情報は単一個の電子によって転送することができる。この場合、金属または半導体の特定の領域に電子が存在するか否かにより2進数の1/0を符号化する。したがって、もし、1ビットの情報を1個の電子で表わせる論理素子が実現すれば、現在の半導体素子に比べて、その消費電力は10の5乗分の1に低減されることになる。
【0003】デイ・ヴィー・エイヴァリン(D.V.Averin)、ケイケイリカレフ(K.K.Likharev)による論文“Coulomb blockade of the single-electron tunelling, and coherent oscillation in a small tunnel junctions", J. Low Temp. Phys. 62,p345(1986)において、両氏が巨視的(macroscopic)な電荷量子化の可能性を指摘して以来、単一個の電子の挙動を制御可能であることが多くの研究努力により明らかになった(例えば、エルジェイギアリグズ(L.J.Geerligs)等による論文“Frequency-Locked Turnstile Device for Single Electronic",Phys.Rev.Lett.64,p2691,(1990)、およびピーラガージ(P.Lagarge)等による論文“Direct observations of macroscopic charge quantization", Z.Phys.B-Condensed Matter 85,p327,(1991)。また、ケイケイリカレフ(K.K.Likharev)による論文“Single-electron transistors: electrostatic analogues of the DC SQUIDS", IEEE transactions on magnetism, MAG-23,p1142(1987)に記載のような単一電子トランジスタ、およびケイケイリカレフ(K.K.Likharev)、ヴィケイセメノフ(V.K.Semenov)による論文“Possible Logic Circuits based on the correlated single-electron tunnelling in ultrasmall junctions", Ext.Abstr.of ISEC'87,Tokyo,p182,1987に記載のような幾種類かの単一電子ロジック回路が提案されている。
【0004】
【発明が解決しようとする課題】しかし、これらのデバイスの動作は必ずしも高速でなない。その理由は、単一電子群が時間的にランダムに転送されるため、確実な情報転送がなされるのに長時間を要するからである。
【0005】高速動作を達成するためには、単一電子群を良好な制御下で順次転送することが必要である。
【0006】
【課題を解決するための手段】本発明によれば、電荷蓄積ノード、障壁(バリア)手段、1クロック周期内に電荷キャリアが前記障壁手段を通過して前記ノードに達する確率を選択的に変更するクロック手段とを備え、前記ノードにおける電荷の量がクーロン妨害(Coulomb blockade)により制限されて、第1および第2の論理レベルが定められ、さらに、前記ノードの論理レベルに応答して異なる論理状態を有する出力論理信号を生成する出力論理手段を備えたロジック素子が提供される。
【0007】
【作用】すなわち、本発明によれば、クーロン妨害を利用して単一キャリアの流れを生成することができ、このキャリアの流れは予め定めたクロック周期内に発生するので、確実な情報転送が行える。
【0008】
【実施例】本発明の一層の理解のために、以下、添付図面を参照しながら、本発明の実施例を詳細に説明する。
【0009】図1に、本発明の第1の実施例の構成を示す。本実施例は、直線状に連続して配置されたノード間にデジタル情報を順次転送する素子である。デジタル情報は、特定のノードに単一電子が存在するか否かにより表わされる。例えば、電子eが存在する場合、1、存在しない場合、0となる。
【0010】図1において、各ノードはN0,N1,N2,N3,N4,N5で表わす。クロック線CL1,CL2,CL3上に異なる位相のクロック信号V1,V2,V3を印加することにより、ノードN0〜N5間で情報をクロック駆動する。図から、ノードN1〜N3は、ノードN0およびノードN4,N5と直列に接続されていることが分かる。本実施例では、ノードN1〜N3がノード列内での一つの論理ユニットを構成すると考えられる。
【0011】各ノードは、コンデンサC1を介して、対応するクロック線CLに接続されるとともに、コンデンサC2を介して接地される。例えば、ノードN1はコンデンサC11を介してクロック線CL1に接続され、コンデンサC12を介して接地される。
【0012】各ノードは、直列接続された1対のトンネルダイオードを介して相互に接続される。例えば、ノードN1は、トンネルダイオードD12およびD21を介してノードN2と接続される。同様に、ノードN2は、トンネルダイオードD22,D31を介してノードN3と接続される。
【0013】クロック線CL1,CL2,CL3に対して周期的なクロック信号V1,V2,V3を印加することにより、ノードN1の電子状態をノードN2へ、ノードN2の電子状態をN3へ、かつ、ノードN3の電子状態をノードN4へそれぞれ転送することができる。各ノードにおける電荷のレベルは、後に詳述するように、クーロン妨害(Coulomb blockade)により制限され、その結果、各ノードにおいて、二つの電子状態のみが存在することが可能になる。この二つの電子状態とは、すなわち、1個の電子の存在する場合(論理状態1)および存在しない場合(論理状態0)である。
【0014】単位論理セル(ノードN1〜N3)において、ノードN1は情報ノードを構成し、ノードN2,N3はバッファ記憶装置として機能する転送ノードを構成する。情報ノードN1は、1完全クロックサイクルの初めに、1または0に相当する電子状態を有し、転送ノードN2,N3は空乏状態にある。そこで、クロック電圧V1,V2,V3を与えると、ノードN1の情報が、まずノードN2に転送され、次にノードN3へ転送される。次のクロックサイクルの初めに、ノードN3の状態がノードN4に転送される。このノードN4は、ノード列における次の論理ユニット(単位論理セル)の情報ノードに他ならない。
【0015】上述したように、ノード間の電子の流れは、クーロン妨害として知られる現象により1個の電子のみに制限される。前述のギアリグズ等により論じられているように、微小容量によって特徴付けられる単純なトンネル接合はクーロン妨害の現象を呈することが判明している。容量Cのコンデンサに対して、このコンデンサ内に1個の電子を追い込むためにその電子に与えなければならないエネルギΔEcは、1個の電子の荷電エネルギ(charging energy)であり、次式で表わされる。
【0016】
ΔEc=e2/(2C) (1)
ここに、eは電子の電荷である。もし、コンデンサが極めて小さければ、その容量は、外部電圧源の大きさVすなわちeVにより供給されるエネルギに比して意味をもつものとなりうる。もし、ΔEc>eVの条件が満足されるならば、本ロジック素子には電流が流れることができない。このことは、単一電子トンネリングのクーロン妨害として知られている。
【0017】さて、図1において、クロック電圧V1〜V3は次のように選定される。すなわち、トンネルダイオードが介在した隣接するノードに対し、1つのノードから次のノードへ電子のトンネリングを引き起こすようなバイアス状態が形成され、なおかつ、ノード間のダイオードを1個の電子のみが通過可能となるようにする。また、電子のトンネリングはクーロン妨害により抑制される。実際には、図1に示すように、各ノード間には2個のトンネルダイオードが設けられる。例えば、ノードN1,N2間には2個のダイオードD12およびD21が設けられる。1個の電子が、一旦、1番目のダイオードを通り抜けると、エネルギ選択プロセス(energy selection process)が生じ、その結果、その電子は2番目のダイオードも通過することができる。
【0018】図2は、図1の構成において、ノードN1,N2,N3の状態をそれぞれ状態a,b,cとして示したものである。図3(a),(b),(c)にクロック波形V1,V2.V3を例示する。各クロック波形は、周期的に、図示のように中間電圧VH、高電圧VM、低電圧VLの3電圧の間で切り替えられる。この波形の選定は、隣接ノード間に適切なバイアス電圧を与えることにより、図2に示すような状態a,b,cの転送を可能とする電子の転送が生じるように行う。
【0019】この動作について、図4、図5、図6を参照し、さらに詳細に説明する。
【0020】図4は、2個のノードN1,N2を模式的に示したものである。今、各ノードのコンデンサC1の値は同じであるとする。同様に、各ノードのコンデンサC2の値も同一であるとする。トンネルダイオードD12,D21に関する容量は互いに等しいと考えられ、これをCoとする。ノードN1,N2の各々の電子の個数を、それぞれn1,n2とする。
【0021】図4のシステムの電子状態を(n1,n2)と表わす。よって、例えば、(1,0)は、左のノードN1に1個の電子が存在し(n1=1)、ノードN2には電子が存在しない(n2=0)ことを意味する。
【0022】図5は、図4のシステムについての、安定な電子状態を示す図である。この図は、ノードN1,N2の電子状態の差を示すC1(V1−V2)/eを表わしている。安定な状態の範囲は、次に示す要因δに関連して特徴付けられる。
【0023】δ=(C1+C2)/(2C0)
図6は、クロック波形V1,V2,V3によりノードN0,N1,N2,N3の各々に印加される3つの異なるバイアス電圧レベルVL,VM,VHを模式的に示したものである。
【0024】ノードN1の電子状態に関して、今、このノードの電子状態を逐次右方向に、すなわち、ノードN2へシフトさせることを考える。
【0025】そのためには、ノードN1,N2においては、以下に示す3つの条件を連続して満たす必要がある。
【0026】
条件 I、 (1,0)不安定 (0,0)安定 δ< C1(VM−VL)/e < 1+δ II、 (1,0)不安定 (0,0)かつ(0,1) 安定 δ< C1(VH−VM)/e < 1+δ III、 (0,0)かつ(1,0) 安定 (0,1)不安定 δ< C1(VH−VL)/e < 1+δこれらの不等式に、典型的な容量値を代入することにより、ノード列に対して電子状態を順次転送させうるVH,VL,VMの適切な値を算出することができる。
【0027】図7に示すように、新たな記号“/N”(図におけるNの上のバーを明細書中では便宜上“/”で示す)は、ノードNとこれに関係するコンデンサおよびクロック線とをまとめて示すものとする。この新たな表記法を用いて図1の回路を表わすと、図8に示すようになる。これは、順次の情報転送を可能にする実質的に1次元のアレイとして示される。但し、回路を拡張して、論理機能を実現する2次元アレイあるいは3次元以上のアレイを構成することも可能である。
【0028】図9に、2次元アレイの一例を示す。これは、3個の平行な直線アレイ(ライン)L1,L2,L3からなる。この例では、ラインL1のノードDと、ラインL2のトンネルダイオードDA1,DA2の接続点との間に結合(カップリング)コンデンサCXを配置している。ラインL2のノードA1は、1対のトンネルダイオードDA3,DA4を介してラインL3のノードA2に接続されている。ライン間のクロス結合は、論理機能を実現するためのものである。以下図10を参照して詳述するように、ノードの電子占有性はライン間でクロス結合されるからである。今、ノードDの電子状態を考える。nはそのノードにおける電子の個数を表わすものとする。n=0の場合、ノードDの状態はノードA1には影響を与えない。その結果、ラインL2に沿って、論理情報は、ノードBからノードA1へ、次に、ノードCへと、図1で説明したように順次転送されていく。
【0029】しかし、ラインL1のノードDに1個の電子が存在する場合(n=1)、コンデンサCXおよびトンネルダイオードDA1を介してノードA1へポテンシャルが与えられる。その結果、クーロン妨害が生じる。従って、ノードBの電子状態がノードA1の方向へ(図1で説明したように)クロック駆動されたとき、ノードA1に不安定な状態が生じる。そのため、ノードBの電子状態は、トンネルダイオードDA3,DA4を介してノードA2へ転送される。このようにして、ラインL1のノードDの電子状態に依存して、ラインL2からデータがラインL3へ移動する。
【0030】この動作を図11に模式的に示す。ここでは、ノードDの2つの異なる状態(n=0,n=1)についての、他のノードの実効ポテンシャルの様子を示す。図11に示した実効ポテンシャルは、次式で与えられる。
【0031】実効ポテンシャル=−(C1/e)Vclock +Qind/eここに、Vclockはクロック電圧、Qindは周囲の電子により誘導された電荷を表わす。
【0032】さらに複雑な論理回路を構成することも可能である。図12に、AND・NOT回路を示す。この回路は、ラインL1,L2への入力A,Bに応じて、ラインL1に出力Aを発生し、ラインL2に出力(NOT A)AND Bを発生し、さらにラインL3に出力A AND Bを発生するものである。これらの3つのラインは、図1で説明したと同様に同期的にクロック駆動される。ラインL1のノードEに電子が存在するすると、ラインL2上での信号の通過がクーロン妨害により抑制され、ラインL1およびラインL2からラインL3へ信号がそれる。
【0033】図13に、ANDおよびEXOR(排他的論理和)回路を実現する他の論理回路の他の構成を示す。この回路は、入力AおよびBに応じて、前述の説明により当業者には明らかなように、図示のごとき出力を発生する。
【0034】図14は、スイッチの一例を示す。ラインL1の入力は、ラインL2とラインL3との間に接続されたスイッチング素子S1の状態に依存して、ラインL2,L3間で切り換えて入力されうる。スイッチS1は、英国特許出願第9125727.9号に開示されたような非対称量子ドットにより構成することができる。このスイッチは、入力光輻射に応じて2つの双安定条件間でその電子状態が切り替わる双安定装置と考えることができる。図14では、第1および第2の電子状態BS1,BS2を持つものとして、スイッチS1を図示している。すなわち、例えば、入力輻射に応じて、1個の電子が状態BS1に保持されると考えられ、他方、もう一つの条件(例えば光の欠如)によって当該電子は状態BS2へ切り換えられる。状態BS1において、電子は、ノードE、F間の電荷の移動を阻止する効果を生じせしめる。すなわち、ノードFの電子状態を不安定にすることにより、電子はノードEからノードGへ優先的にクロック駆動される。このようにして、ラインL1からのデータはラインL3へ切り換え入力される。スイッチS1の電子状態が状態BS2に切り替わると、逆の状況が生じる。したがって、図14の回路は、スイッチS1の状態に応じて、ラインL1上のデータの流れをラインL2またはL3へ選択的に切り換えることができるスイッチとして機能する。
【0035】次に、図15に、図1で説明した論理ユニット列をさらに詳細に示す。ここでは、実際上、論理機能を実現するためにこのデバイスをどのように用いうるかを説明するために、電圧源および出力素子とともに示す。電圧源VSからの単一の電子群は、クロック電圧V1,V2,V3の制御の下で、1対のトンネルダイオードD00,D01を通過して第1のノードN0に達する。続いて、図1で説明したように、順次ノードN1,N2,N3へと移動していく。ノードN3は1対のトンネルダイオードD32,D33を介して接地されているので、ノードN3の電子状態は順次接地電位へとクロック駆動される。すなわち、この回路はシフトレジスタと同様な動作を行う。
【0036】ノードN0〜N3の電子状態は、それらのノードの電子占有性を制御するように、例えば図9で説明したように、制御される。すなわち、ラインL4,L5,L6上に入力論理制御状態が並列に与えられ、これによって、本デバイスに沿って順次クロック駆動される電子の流れを、クロック駆動シーケンスの間、それらのノードに留めるか否かが決定される。つまり、本デバイスに沿って順次クロック駆動される電子状態の流れを、ラインL4〜L6を介するカップリングによって変化させることが可能になる。その結果として、ノードN3における電子の存在、不存在(論理1および0を表わす)は、クーロン妨害電位計(electrometer)としての出力素子により、検出される。ノードN3の電子占有は、1対のトンネルダイオードD41,D42間のノードNoutに接続されたコンデンサCoutを介して検出される。ノードNoutは、コンデンサC4を介して電圧源U0によりバイアスされる。この電位計は、そのクーロンギャップe/C′に近接した電圧Vにより電圧バイアスされる。ここで、C′は、トンネルダイオードD42,D41の結合容量である。このノードNoutは、また、U0により、e/4近くに電荷バイアス(charged biassed)される。これらの条件下で、電位計電流Iは、コンデンサCoutの電荷の微小変動に応じて直線的に変化する。この電流は出力素子ODにより測定される。なお、クーロン妨害電位計の詳細は、デイ・ヴイ・エイヴァリン(D.V.Averin)、ケイ・ケイ・リカロフ(K.K.Likarov)両氏によるJ.LowTemp.Physics62,345(1986)、およびティー・エイ・フルトン(T.A.Fulton)、ジー・ジェイ・ドーラン(G.J.Dolan)両氏によるPhysics Review Letters 59,109(1987)を参照されたい。
【0037】本発明の要旨を逸脱することなく、種々の変更を行うことができ、前述したクロック駆動ノードの種々の異なる論理的組み合わせが可能であることは、上記説明から当業者には明らかであろう。実際的な回路を構成するには、前述した3クロック波形を用いるより、4クロック波形を用いる4クロックシステムの方が好ましいと思われる。4クロックシステムの一例を図16に示す。各ノードNにおいてそのコンデンサC2を省略しても所望のノード状態を得ることが可能である。このことも図16に示されている。
【0038】図17および図18により、前述のトンネルダイオードおよびコンデンサを有する実際的な構成のデバイスについて、以下説明する。このデバイスは、基板10の上に被覆絶縁層11を有し、さらにこの層の上に、図1に例示したようなノード、トンネルダイオードおよびコンデンサを定める複数の導電性トラックが形成されている。
【0039】図17において、本デバイスは、4本のクロック波形線CL1,CL2,CL3,CL4によって動作するノードL1,L2の2本の平行線を有する。ラインL1についてみれば、ノードN0〜N4は、絶縁層11(図18)上の複数の平行な導電性チャネル12から構成される。トンネル接合Dは、例えば、非常に薄い絶縁層14により導電体12から隔離された導電体13により構成される。すなわち、導電体13が導電体12上に橋渡しする領域は、微小値の容量を有するトンネルダイオード領域を構成し、これにより上述したクーロン妨害効果が達成される。これらの導電体13は、絶縁体15により被覆され、その表面上にクロック線CLが形成される。これらのクロック線は、絶縁体15を介して導電線12に容量結合される。絶縁体15は、図1に示したコンデンサC1を構成するような誘電体として機能する。図18に示した各層は、種々の異なる方法により形成することができる。典型的な基板10の材料はシリコンであり、絶縁体の材料は二酸化シリコンである。また、導電トラック12、13およびクロック線CLは、金属、または多結晶シリコンのような半導体で構成しうる。導電性チャネル12、13は、電子ビームによるリソグラフィにより形成することができる。
【0040】ラインL1,L2の間の2つの論理的相互接続は図17に示した通りである。ラインL1のノードN1とラインL2のノードN1′は、導電性トラック16、17により相互接続される。導電性トラック16、17は、誘電体を構成する絶縁体15の領域により隔離されている。すなわち、トラック16、17の相互に重なった部分はコンデンサを構成し、これによりラインL1のノードN1の電子状態がラインL2の対応するノードに影響を与えるようにする。
【0041】同様に、隣接するラインL1,L2のノードN3,N3′は1対のトンネルダイオードを介して相互接続される。これらのノードN3,N3′には導電トラック18,19が接続され、両導電トラックは、図18の導体13に相当する他の導電体20により橋渡しされる。よって、導電体18,19,20は、ノードN3,N3′間にクーロン妨害を形成するような1対のトンネルダイオードを構成する。
【0042】さらに他の変形、変更例について以下に説明する。上述した実施例では、ノードNは直列接続されたトンネル接合の対により相互接続するようにしたが、この直列接続するトンネル接合の数は任意であり、この数を増加させればいわゆるコトンネル効果(co-tunneling effect)による誤動作を減少させることができる。このような構造は、多トンネル接合(MTJ)として知られ、従来、図19(a)に示すような記号で表記される。MTJを形成するための技術については、ナガザト・ケイ(Nakazato,K.)、ソーントン・ティー・ジェイ(Thornton,T.J.)、アーメド・エイチ(Armed,H.)による“Single-electron effects in a point contact using a side-gating in delta-doped layers",Appl. Phys. Lett.,1992,61,No.26において議論されている。
【0043】可変抵抗トンネル接合を形成する他の方法は、変調ドープ構造によるスプリットゲート法(Split-gate method)を用いるものである。この方法は、クーウェンホーベン・エル・ピー(Kouwenhoven,L.P.)、ジョンソンエイティー(Johnson,A.T.)、ヴァンデルヴァルトエヌシー(Van der Vaart、N.C.)、ヴァンデルエンデンエイ(Van der Enden,A.)、ハーマンズシージェイピーエム(Harmans, C.J.P.M.)、フォクソンシーテイー(Foxon,C.T.)による“Quantised current in a quantum dot turnstile ",Z.Phys.B-Condensed Matter,1991,85,pp381-388に記載されている。
【0044】前記ナカザトらによれば、側面ゲート構造(side-gated structure)は、図19(b)に示すような回路構造で形成できることが分かる。この回路構造を表わす記号を図19(c)に示す。
【0045】このように、前述した回路は、MTJを用いるよう変更することができる。例えば、図12の回路は、図20に示すようにMTJを用いる形に変更することができる。同様の変更は、前述した他の図の回路にも適用されうる。
【0046】他の変更例として、前述の3相または4相クロック線を、時間とともに電子波が伝播するストリップラインによって置き換えることもできる。これによって、デバイス構造を簡略化することができる。図21は、それぞれコンデンサC11,C21,C31に対してクロック波形を与える3本のクロック線CL1,CL2,CL3を示す、図1の部分を示したものであるが、これは、図22に示すような代替構成とすることができる。この構成では、ストリップラインに沿って電子波が移動し、時間的に変化するクロックポテンシャルを生成する。図23は、ストリップラインに沿って移動する電子波を示し、図24は、そのようなストリップラインを有する基板の断面図を示す。
【0047】図22において、それぞれノードN1,N2,N3に接続されたコンデンサC11,C21,C31は、図において破線枠22内に示したストリップラインに接続される。このストリップラインは、コンデンサC11,C21,C31等の間に誘導性結合をもたらす損失のある導電性ストリップからなる。また、このストリップは、アース線23に対して、容量素子Cslで示した容量を呈する。したがって、使用時、時間変化するポテンシャルを入力端子24に入力すると、図23に示すように、波はストリップライン22に沿って転送される。その結果、より簡単な構成によって、クロック波形V1〜V3に対応する波が生成される。図24に示したように、ストリップライン22は、ノードNを定めるMTJおよびコンデンサの層25の上に形成された損失のある導体層により構成することができる。層25の構造は、上述したナカザトにより開示された技術により形成することができる。層23は、層25と局所的な容量性結合を行う局所領域26を有してもよい。
【0048】図25は、出力電子状態を検出するために用いた電位計の変形例を示したものであり、図15に示した電位計の代わりに用いることができる。この構成において、多トンネル接合ダイオード構成MTJ1には、それぞれノードN3および電圧源U0に接続された側面ゲートCg1,Cg2が設けられる。また、MTJ1には電圧源Vが接続され、出力ODは図示のように取り出される。
【0049】上記実施例において、ノードNの論理レベルは単一の電子の有無により決定したが、1ビットの情報を表わすのに2個以上(例えば10個)の電子を用いるようにすることも可能である。その電子流の制御は、やはりクーロン妨害により行われるものであり、この構成により回路の動作範囲を拡大することが可能となる。但し、コンデンサや電圧等のデバイスパラメータを変更する必要があろう。
【0050】
【発明の効果】本発明によれば、クーロン妨害を利用して単一キャリアの流れを生成することができ、このキャリアの流れは予め定めたクロック周期内に発生するので、確実な情報転送が行える。




 

 


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