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発明の名称 半導体記憶装置及びその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−224389
公開日 平成6年(1994)8月12日
出願番号 特願平5−11496
出願日 平成5年(1993)1月27日
代理人 【弁理士】
【氏名又は名称】薄田 利幸
発明者 三木 浩史 / 大路 譲
要約 目的
強誘電体薄膜を容量絶縁膜としたメモリセルの初期化を不要とし、長期信頼性を有する半導体記憶装置を実現することにある。

構成
この発明の代表例を示した図1により説明すると、メモリセルのコンデンサを構成する蓄積容量の下部電極107を白金、上部電極109となるプレート電極をパラジウムで構成すると共に、これら電極間に蓄積容量絶縁膜108として50nmのPZT薄膜を介挿する。下部電極107をスイッチングトランジスタの一方の拡散層に接続し、上部電極109をプレートとして駆動する。プレート電位を電源電位と接地電位の中間、望ましくは電源電位と接地電位の和の半分に設定する。上部下部電極間の材料の組合せを、仕事関数差が生じるように設定すると共に、強誘電体薄膜を極薄く形成して強誘電体の抗電界をシフトさせて使用するところに特徴がある。
特許請求の範囲
【請求項1】強誘電体薄膜を誘電体材料とするコンデンサと、少なくともこのコンデンサの一方の端子に電気的に接続された半導体スイッチからなる半導体記憶装置において、前記コンデンサの強誘電体薄膜が半導体記憶装置の動作温度範囲で強誘電性を維持すると共に、前記コンデンサを構成する2つの電極が、仕事関数差を有する電極材料から成り、前記半導体記憶装置の動作電圧下において電極の仕事関数差に基づき前記強誘電体薄膜に分極反転を生じさせずに常誘電体的に動作させ得る構成として成る半導体記憶装置。
【請求項2】上記強誘電体薄膜の膜厚を100nm以下、電極の仕事関数差を少なくとも0.5電子ボルトとして成る請求項1記載の半導体記憶装置。
【請求項3】上記半導体スイッチをトランジスタで構成すると共に、半導体記憶装置の1記憶単位となるメモリセルが、一つのトランジスタと一つのコンデンサとからなり、コンデンサの記憶単位を構成するトランジスタに接続されていない電極の電圧を、接地電位よりも大きく、記憶単位への供給電源電位よりも小さい値で構成して成る請求項1もしくは2何れか記載の半導体記憶装置。
【請求項4】上記コンデンサの記憶単位を構成するトランジスタに接続されていない電極の電位を、接地電位と、記憶単位への供給電源電位との和の半分の値に構成して成る請求項3記載の半導体記憶装置。
【請求項5】上記コンデンサの強誘電体薄膜材料を、チタン酸鉛系、もしくはチタン酸バリウム系の強誘電体材料で構成して成る請求項1乃至4何れか記載の半導体記憶装置。
【請求項6】上記コンデンサの仕事関数差を有する2つの電極の一方を、白金族元素から選ばれる少なくとも1種の元素を含む電極材料で、他方を、窒化チタン、窒化タンタル、窒化ジルコニウム、タンタル、銀、アルニウム、クロム、鉄、タングステン、モリブデン、銅、シリコン、及び白金族元素の中から選ばれる少なくとも1種の元素を含む電極材料で構成して成る請求項1乃至5何れか記載の半導体記憶装置。
【請求項7】上記コンデンサの仕事関数差を有する2つの電極を、共に白金族元素で構成して成る請求項1乃至5何れか記載の半導体記憶装置。
【請求項8】上記コンデンサの電極を構成する電極材料のうちの白金族元素を、白金、ニッケル、ロジウム及びパラジウムからなる少なくとも1種の金属元素として成る請求項6もしくは7記載の半導体記憶装置。
【請求項9】上記記憶単位への電源電位を1V以下として成る請求項3もしくは4記載の半導体記憶装置。
【請求項10】上記強誘電体薄膜の有する抗電圧を、コンデンサの電極間仕事関数差以下として成る請求項1もしくは2記載の半導体記憶装置。
【請求項11】メモリセルを構成するコンデンサの蓄積容量絶縁薄膜を強誘電体薄膜とする半導体記憶装置の製造方法において、前記強誘電体薄膜の成膜工程をCVD工程として成る半導体記憶装置の製造方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、強誘電体薄膜を蓄積容量の誘電体とするコンデンサを備えた半導体記憶装置及びその製造方法に関する。
【0002】
【従来の技術】チタン酸ジルコン酸鉛(以下、PZTと略称)を代表とする強誘電体材料は、分極特性がヒステリシス特性を示すことが知られている。PZTを例に採ると、図2(a)に示すように、残留分極(印加電界0の状態で存在する分極)が10〜20μC/cm2であり、膜厚300nmにおいて抗電界(分極を反転させるために必要な電界強度=電圧/膜厚)は50〜100kV/cmの程度である。このヒステリシス特性は、強誘電体不揮発性メモリの原理として利用されているが、ヒステリシス特性とは別に、強誘電体材料は、非常に高い誘電率を示すものがあり、大容量小型コンデンサ、特にDRAM蓄積容量用絶縁膜として有望である。しかしながら、DRAM用途においては、上記ヒステリシス特性に起因する性能劣化原因が存在する。通常のDRAM回路構成では、蓄積容量電極のうち一方の電極を電源電圧の半分に設定し、他方の電極を電源電位あるいは接地電位にすることで、容量絶縁膜に印加される電圧の絶対値を小さくする方法が採られるので、強誘電体に印加される電界も正負の両方の値を採る(ハーフVccプレート方式と呼ばれている)。この電界の大きさは、例えば電源電圧を1.5Vとし、強誘電体の膜厚を50nmとすると、150kV/cmになるので、上記抗電界以上の電界が加わって、分極反転が起きることが予想される。強誘電体材料は分極反転を繰り返すことで、ヒステリシス特性の劣化が起きることが知られており、実効的な誘電率の劣化を伴う。この劣化速度は、DRAMの必要寿命と比較すると遥かに早く、実用化の障害となっていた。
【0003】この技術課題に対する解決策として、従来、次の2方式が知られていた。その一つは、DRAM動作範囲で常誘電相となる材料を用いることである。例えば、インターナショナル エレクトロン デバイス ミーティング テクニカル ダイジェスト、1991年、第823頁〔IEDM−91 TechnicalDigest、p.823(1991)〕では、(Ba、Sr)TiO3(常誘電体)を用いて、この問題を回避している。また、他の一つは例えば、アイイーイーイー サーキッツ アンド デバイセズ マガジン、1990年、第17頁に示されているように、図2(b)に示した強誘電体のヒステリシス曲線の太線部分の特性を用いて、疲労を回避する方式である。
【0004】
【発明が解決しようとする課題】しかしながら上記従来技術は、それぞれ次のような技術課題を持っていた。まず、前者の方式であるが、DRAM動作範囲で常誘電相となる強誘電体の多くは、負の容量温度特性を有することが挙げられる。強誘電体には、強誘電相転移温度が存在し、この相転移温度より高温側では常誘電相、低温側では強誘電相を示す。誘電率は強誘電相転移温度近傍で極大を示し、高温側では負の温度特性、低温側では正の温度特性が観測される。DRAMを構成するスイッチング素子には、MOSFET(絶縁ゲート型電界効果トランジスタ)が通常用いられるが、OFF時における漏洩電流は温度に対して正の依存性を示すため、蓄積された電荷の漏洩は高温ほど激しくなる。容量が負の温度特性を示すことは、この漏洩の増大の影響が更に厳しくなることを意味しており、動作温度範囲における仕様を満たすためには、充分な容量値マージンが必要になっていた。このため、DRAMメモリセルの占有面積が増大するという課題があった。
【0005】本方式に類似の従来技術として、単体コンデンサの分野では多元系固溶体により上記温度特性を改善することが知られているが、原料の混合−焼結により組成比を容易に制御できる単体コンデンサと異なり、DRAM用薄膜に多元系材料を用いると、製法難度が高くなって非実用的になってしまう。
【0006】また、図2(b)に太線で示した電圧掃引により疲労を回避する後者の方式では、強誘電相を用いるために上記温度特性の問題は回避されるが、ハーフVccプレート方式が利用できず、強誘電体に印加される電界が高いために、強誘電体自身の漏洩電流が大きくなってしまうという課題があった。また、本方式では、DRAMに電源を投入した時の強誘電体の残留分極の向きが不定であるために、分極を一定方向に初期化する必要があって、記憶システムを構成する上での煩雑さを生み出していた。
【0007】したがって、本発明の目的は、上記従来技術の課題を解決することにあり、その第1の目的は初期化を不要とし、それに基づいて強誘電体薄膜の誘電率の劣化防止を図り、長期信頼性を有する半導体記憶装置を提供することにあり、第2の目的はその製造方法を提供することにある。
【0008】
【課題を解決するための手段】上記目的を達成するために本発明者等は、強誘電体薄膜を蓄積容量絶縁膜とするコンデンサと半導体スイッチとで構成されるメモリセルについて種々実験検討したところ、以下に述べるようにコンデンサを構成する対向電極に仕事関数差を設け、この仕事関数差に基づいて強誘電体薄膜のヒステリシス曲線の一方の抗電界電位を零ボルトもしくはその近傍にシフトさせた分極特性とし、蓄積容量絶縁膜の強誘電特性を保持しつつも常誘電体的に動作させるように駆動電位を設定すれば良いという知見を得た。
【0009】すなわち、本発明は上記知見に基づいてなされたものであり、その一実施形態を示した図1の断面図によれば、蓄積容量の下部電極107として白金、上部電極(プレート電極)109としてパラジウムを具備し、蓄積容量絶縁膜108として、例えば50nmのPZTを具備し、上記下部電極107をスイッチングトランジスタの一方の拡散層105に接続し、上部電極109をプレートとして駆動し、プレート電位を電源電位と接地電位の中間、望ましくは電源電位と接地電位の和の半分に設定することにより、達成される。
【0010】なお、従来、このように例えば50nmと薄い強誘電体薄膜を、DRAM用の蓄積容量絶縁膜として用いた例はなかった。電極材料を上記白金とパラジウムにすることにより発生する上下電極間の仕事関数差が、前記課題解決の手段となり得るためには、上記蓄積容量絶縁膜の厚さが例えば50nm程度と極めて薄いことが本質的であるために、極薄膜堆積技術の開発なくして本方式を実現することはできず、本発明の思想に到達することも無いと考えられる。
【0011】したがって、上記第1の目的は、強誘電体薄膜を誘電体材料とするコンデンサと、少なくともこのコンデンサの一方の端子に電気的に接続された半導体スイッチからなる半導体記憶装置において、前記コンデンサの強誘電体薄膜が半導体記憶装置の動作温度範囲で強誘電性を維持すると共に、前記コンデンサを構成する2つの電極が、仕事関数差を有する電極材料から成り、前記半導体記憶装置の動作電圧下において電極の仕事関数差に基づき前記強誘電体薄膜に分極反転を生じさせずに常誘電体的に動作させ得る構成として成る半導体記憶装置により、達成される。
【0012】そして強誘電体薄膜の有する抗電圧を、コンデンサの電極間仕事関数差以下とすることが望ましい。メモリセルを駆動するための電源電位を、1V以下、好ましくは0.5〜1.0Vとすると、上記強誘電体薄膜の好ましい膜厚は、蓄積容量の関係から100nm以下、さらに好ましくは40〜50nmであり、電極の仕事関数差は少なくとも0.5電子ボルト、実用的には0.5〜1.0電子ボルトである。
【0013】また、上記半導体スイッチを絶縁ゲート型電界効果トランジスタで構成すると共に、半導体記憶装置の1記憶単位となるメモリセルが、一つのトランジスタと一つのコンデンサとからなり、コンデンサの記憶単位を構成するトランジスタに接続されていない電極の電圧を、接地電位よりも大きく、記憶単位への供給電源電位よりも小さい値で構成することである。さらに望ましくは、上記コンデンサの記憶単位を構成するトランジスタに接続されていない電極の電位を、接地電位と、記憶単位への供給電源電位との和の半分の値に設定することである。
【0014】また、上記コンデンサの容量絶縁膜を構成する強誘電体薄膜材料としては、例えばPZTの如きチタン酸鉛系、もしくは例えばチタン酸バリウム、ストロンチウムの如きチタン酸バリウム系等の強誘電体材料が挙げられる。
【0015】また、上記のように強誘電体薄膜を容量絶縁膜とするコンデンサの電極としては、仕事関数差を生じる電極材料の組合せとすることが必須要件であり、そのためには2つの電極の一方を、白金族元素から選ばれる少なくとも1種の元素を含む電極材料で、他方を、窒化チタン、窒化タンタル、窒化ジルコニウム、タンタル、銀、アルニウム、クロム、鉄、タングステン、モリブデン、銅、シリコン、及び白金族元素の中から選ばれる少なくとも1種の元素を含む電極材料で構成することが望ましい。好ましくは、これら2つの電極を共に材料組成の異なる白金族元素で構成することであり、こらの白金族元素としては、白金、ニッケル、ロジウム及びパラジウムからなる少なくとも1種の金属元素が望ましく、単体もしくは合金組成で用いられる。また、これら電極の形成は、例えば所定の金属組成のターゲットを用いたスパッタリング成膜技術と、リソグラフィ技術とによる通常のパターン形成技術により容易に実現できる。
【0016】また、上記第2の目的は、上記メモリセルのコンデンサを構成する蓄積容量絶縁膜の形成方法に特徴があり、CVD法(化学気相成長法)を用いて強誘電体薄膜を形成することにより、達成される。通常、この種の材料は多元系金属酸化物からなるため、酸素の組成ずれが生じ易く、薄膜形成方法として良くしられたスパッタリング法では酸素分圧の調整が難しく実用的でない。本発明者等は、種々実験の結果、有機金属化合物を酸素雰囲気中で分解生成するCVD法が、この種の強誘電体薄膜(メモリセルを構成するコンデンサの蓄積容量絶縁膜)の形成に有効であることをつきとめた。前述したように蓄積容量絶縁膜の厚さが、例えば50nm程度と極めて薄いことが本質的であるために、極薄膜堆積技術の開発が極めて重要な要件となる。
【0017】
【作用】以下、図1に示した代表的な実施形態により本発明の原理を説明する。同図では、蓄積容量の下部電極107を白金で構成する一方で、上部電極109をパラジウムで構成して両者間に仕事関数差を生じる非対称電極としている。この2種の電極材料の間には、約0.5eVの仕事関数差があるので、両電極間に0.5Vの電位差が生じる。50nmのPZT薄膜108と、この非対称電極で構成されるコンデンサは、通常の両者同一電極材料で作成した対称電極のものと比較すると、0.5Vシフトした分極特性を示す。この様子を図3(a)に示す。同図の破線部分は、両者同一電極材料で作成した比較例の仕事関数差を生じない対称電極の分極特性であるが、それが本発明の非対称電極では実線で示したように矢印方向に0.5Vシフトした分極特性を示す。
【0018】図4は、上記仕事関数差を有する非対称電極を備えた本発明にかかるコンデンサのPZT薄膜108の分極特性を示したものであるが、±0.5Vの範囲で駆動すると、PZTの分極反転は起きず、容量ヒステリシスがない常誘電体として使用できることが理解できる。すなわち、本来ならPZT薄膜はこの0.5Vの駆動電位で分極反転を起こすはずであるが、図3(a)で説明したように電極の仕事関数差に基づきPZT薄膜の分極特性が既に0.5Vシフトしていることから、このように分極反転を生じることなく強誘電体であっても常誘電体と同様な動作特性を有し、この特性を利用するところに本発明の特徴がある。
【0019】また、拡散電位により、両電極が短絡された状態でも強誘電体の残留分極の向きは一定である。すなわち、起動時の初期化は不要になり、記憶システムを簡略化できる。また、例えばPZTは周知のようにPb、Zr、Tiの3元酸化物であるため、La、Ba等を添加した常誘電相の使用と比較すると、膜形成装置、膜加工装置が簡略化でき、プロセスが容易になるので、安価な記憶システムを構成できる。
【0020】
【実施例】以下、本発明の一実施例を図面にしたがって説明する。
〈実施例1〉図1は、先に本発明の原理説明で使用した半導体記憶装置の要部断面図であるが、ここでさらに具体的に説明すると、この装置は蓄積容量として強誘電体薄膜を用いて作製したDRAMメモリセルの一例であり、強誘電体薄膜を常誘電体的に動作させる構成を有している。
【0021】(1)半導体記憶装置の構成図示のように、装置の断面構造は在来のものと略同一であるが、メモリセルの蓄積容量を構成しているコンデンサの構造に特徴がある。以下に装置構成の概略を説明する。Si基板101には予めMOSFETが形成されており、102は素子分離用絶縁膜、103はワード線、104は第1の絶縁膜、105はトランジスタ拡散層、106は第2の絶縁膜、107は下部電極、108は蓄積容量絶縁膜、109は上部電極、110は第3の絶縁膜となる層間絶縁膜、111はアルミ配線からなるデータ線である。メモリセルを構成する半導体スイッチはMOSFETからなり、同図のトランジスタ拡散層105の一方がソース、他方がドレイン、第1の絶縁膜104の一部がゲート絶縁膜となり、その上にワード線103で示したゲートが形成されてトランジスタを構成している。また、メモリセルの蓄積容量を構成しているコンデンサは、一方のトランジスタ拡散層105に接続された下部電極107と、トランジスタに接続されていない上部電極109と、これら両電極間に介挿された強誘電体薄膜からなる蓄積容量絶縁膜108とで構成されている。この例では、強誘電体薄膜からなる蓄積容量絶縁膜108を膜厚50nmのPZT薄膜、下部電極107を白金、上部電極109をパラジウムでそれぞれ構成している。
【0022】(2)製造方法上記装置は以下に説明する工程にしたがって製造された。先ず周知の方法でシリコン基板101上に、ゲート電極103とソースドレイン拡散層105で構成されるMOSFETを作製する。次いで第2の絶縁膜106が形成された後、電極取り出し用の穴あけ工程を経て一方のトランジスタ拡散層105を露出させ、それに接続された下部電極107となる白金膜をスパッタ法で形成する。白金膜を電極形状に加工して下部電極107を形成した後、CVD法により強誘電体薄膜であるPZTを50nm堆積し、パターニングして容量絶縁膜108を形成する。上部電極109としては、パラジウムをスパッタ法で堆積し、これを電極形状にパターニングして形成する。その後、第3の絶縁膜となる層間絶縁膜110を形成した後、他方のトランジスタ拡散層105を露出する電極取り出し用の穴あけ工程を施し、最後に、それに接続されたデータ線111などのアルミ配線工程を経て、DRAMセルを形成した。なお、上記CVD法による強誘電体薄膜PZTの形成は、周知のCVD装置を用い、基板温度600℃に保持されたチャンバ内に、原料ガスとして有機金属化合物と酸素とを送給して行った。有機金属化合物としては、何れもアルコキシ化合物で、Pb成分にはPb(DPM)2、Zr成分にはZr(t−OC494、Ti成分にはTi(i−OC374を使用した。なお、DPMは周知のようにDi−Pivaloyl Methanatoの略である。
【0023】(3)メモリセルの動作特性図3(a)は、本実施例の非対称電極を持つコンデンサの分極特性である。ヒステリシス特性は、上部電極109と下部電極107の仕事関数差(0.5eV)を反映して非対称になる。同一のコンデンサの小信号容量を測定した結果が図3(b)である。直流バイアスを抗電界以上まで印加しているので、大きなヒステリシス特性が見られている。この状態で使用すると、分極反転が起こり、信頼性が低かった。同一のコンデンサに振幅0.5Vを印加した例を、図4に示す。この場合、分極反転は起こらず、ヒステリシス特性は見られなかった。この容量特性は、繰返し電界を印加しても変化せず、少なくとも1015回までの電圧印加に耐えることがわかった。このように容量劣化が見られないのは分極反転を起こさずに駆動できるからである。
【0024】また、本構成のコンデンサでは、両電極が短絡された状態でも強誘電体の残留分極の方向が不定にならないので、電源を印加した直後の強誘電体の状態を常に一定に保つことができ、分極方向を揃える初期化手続きが不要で使用法が容易である。
【0025】〈実施例2〉図5は、図1のメモリセルを用いたDRAMの回路構成図である。プレート電位として、上部電極109にハーフVccを与えることができ、コンデンサの漏洩電流を10nA/cm2以下にすることができた。プレート電位をVddまたはVssとした場合では、漏洩電流は100nA程度となる。本発明を用いることで、リフレッシュ間隔を長くでき、DRAMの消費電力を下げることができた。なお、図中のMCはMOSFETとコンデンサからなるメモリセルを、Wはワード線を、Dはデータ線をそれぞれ示す。
【0026】〈実施例3〉この実施例では、メモリセルを構成するコンデンサの電極材料の組合せについて検討した結果を示す。上記実施例1ではメモリセルを構成するコンデンサの電極構成を、上部電極109においてはパラジウム、下部電極107においては白金としたが、ここでは上部電極材料としてのパラジウムに代わり得るものとして種々検討したところ、窒化チタン、ニッケル、金、およびニッケルの何れか、もしくは金に鉛を加えたものが有効であることを確認した。段差をもつ下部電極107上に作製する場合には、CVD法による上部電極作製プロセスが必要であるが、これにはTiN、Pdが有効である。特に、酸化性雰囲気で作製したCVD−Pdは、CVD中のPZTに特性劣化がなく、良好な特性が得られる。さらに他の電極材料の組合せを検討した結果を、図6に示す。この図の縦軸は一方の電極、斜軸は他方の電極の材料を示しており、これらの何れか一方が下部電極107、他方が上部電極109となる。図中、○印で示した組合せが良好で、図4と同等の効果が得られた。また、図中の数値は、一方の電極をPtとした場合の仕事関数差の例を示している。なお、×印で表示した組合せは効果が認められなかった。下部電極材料として、白金、パラジウム、ニッケル以外の材料を用いた場合には、強誘電体薄膜形成時に下部電極材料との間で反応が起き、コンデンサとしての容量が減少する。または、ショートが発生し、良好な特性を得ることができなかった。上記実施例では、強誘電体としてPZTをPbTiO3系の代表例として説明したが、その他BaTiO3系についても同様の効果が得られることは云うまでもない。
【0027】
【発明の効果】以上説明したように、本発明により初期の目的を達成することができた。すなわち、メモリの駆動において初期化が不要で、長期信頼性に優れ、また、低消費電力のDRAMが実現できる。




 

 


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