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発明の名称 半導体記憶装置とそれを用いた情報処理システム
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−224386
公開日 平成6年(1994)8月12日
出願番号 特願平5−28600
出願日 平成5年(1993)1月25日
代理人 【弁理士】
【氏名又は名称】徳若 光政
発明者 中村 正行 / 大嶋 一義
要約 目的
簡単な構成でしかも一瞬にDRAMモードからFRAMモードへの切り替えを実現した新規な半導体記憶装置と使い勝手のよいメモリ装置を備えた情報処理システムを提供する。

構成
ワード線にゲートが接続されたアドレス選択用のスイッチ素子に対して、強誘電体キャパシタと強誘電体キャパシタ又は常誘電体キャパシタの一方の電極を共通に接続し、他方の電極にそれぞれ第1と第2のプレート電圧供給線に接続させ、上記第1のプレート電圧供給線に一方の電圧に対応した第1の電圧を供給し、第2のプレート電圧供給線に他方の電圧に対応した第2の電圧を供給する第1の動作モードと、上記第1のプレート電圧供給線に上記第2の電圧を供給し、第2のプレート電圧供給線に上記第1の電圧を供給する第1の動作モードを設ける。
特許請求の範囲
【請求項1】 ワード線にゲートが接続されたアドレス選択用のスイッチ素子と、データ線に上記スイッチ素子を介して一方の電極が接続され、他方の電極が第1のプレート電圧供給線に接続された強誘電体キャパシタと、上記強誘電体キャパシタと一方の電極が共通接続され、他方の電極が第2のプレート電圧供給線に接続されたキャパシタとを備え、上記第1のプレート電圧供給線に一方の電圧に対応した第1の電圧を供給し、第2のプレート電圧供給線に他方の電圧に対応した第2の電圧を供給する第1の動作モードと、上記第1のプレート電圧供給線に上記第2の電圧を供給し、第2のプレート電圧供給線に上記第1の電圧を供給する第1の動作モードとを備えてなることを特徴とする半導体記憶装置。
【請求項2】 上記第1の電圧は回路の接地電位であり、第2の電圧は電源電圧であることを特徴とする請求項1の半導体記憶装置。
【請求項3】 上記第1の動作モードは、通常のメモリアクセス状態のときであり、第2の動作モードは電源遮断前に行われるものであることを特徴とする請求項1又は請求項2の半導体記憶装置。
【請求項4】 上記第2のプレート電圧供給線に接続されたキャパシタも、強誘電体キャパシタであることを特徴とする請求項1の半導体記憶装置。
【請求項5】 上記キャパシタは、ダイナミック型メモリセルに用いられる常誘電体キャパシタであり、強誘電体キャパシタはその上に積層構造に形成されるものであることを特徴とする請求項1の半導体記憶装置。
【請求項6】 上記強誘電体キャパシタ及びキャパシタは、積層構造にされたフィン構造により形成されるものであることを特徴とする請求項1の半導体記憶装置。
【請求項7】 上記強誘電体キャパシタ及びキャパシタは、その一方がフィン構造により形成され、他方がトレンチ構造により形成されるものであることを特徴とする請求項1の半導体記憶装置。
【請求項8】 ワード線にゲートが接続されたアドレス選択用のスイッチ素子と、データ線に上記スイッチ素子を介して一方の電極が接続され、他方の電極に第1のプレート電圧供給線に接続された強誘電体キャパシタと、上記強誘電体キャパシタと一方の電極が共通接続され、他方の電極に第2のプレート電圧供給線に接続されたキャパシタとを備え、上記第1のプレート電圧供給線に電源電圧に対応した第1の電圧を供給し、第2のプレート電圧供給線に回路の接地電位に対応した第2の電圧を供給する第1の動作モードと、上記第1のプレート電圧供給線に上記第2の電圧を供給し、第2のプレート電圧供給線に上記第1の電圧を供給する第1の動作モードとを備えた半導体記憶装置をメモリ装置として用い、電源遮断時にキャパシタ又はバッテリーの電圧に切り替えるとともに電源電圧モニター回路により電源電圧の遮断を検出してメモリ装置に対して第2の動作モードを実施することを特徴とする情報処理システム。
【請求項9】 ワード線にゲートが接続されたアドレス選択用のスイッチ素子と、データ線に上記スイッチ素子を介して一方の電極が接続され、他方の電極に第1のプレート電圧供給線に接続された強誘電体キャパシタと、上記強誘電体キャパシタと一方の電極が共通接続され、他方の電極に第2のプレート電圧供給線に接続されたキャパシタとを備え、上記第1のプレート電圧供給線に電源電圧に対応した第1の電圧を供給し、第2のプレート電圧供給線に回路の接地電位に対応した第2の電圧を供給する第1の動作モードと、上記第1のプレート電圧供給線に上記第2の電圧を供給し、第2のプレート電圧供給線に上記第1の電圧を供給する第1の動作モードとを備えてなる半導体記憶装置を脱着可能なメモリ装置に搭載したものを用い、システムの電源遮断時又はシステムからの取り外し前にメモリ装置の半導体記憶装置に対して第2の動作モードを実施することを特徴とする情報処理システム。
【請求項10】 上記脱着可能なメモリ装置は、カード状に構成されるものであることを特徴とする請求項9の情報処理システム。
【請求項11】 上記脱着可能なメモリ装置は、上記半導体記憶装置それ自身又はメモリ装置において第2の動作モードを実施するためのキャパシタ又はバッテリーを搭載するものであることを特徴とする請求項9又は10の情報処理システム。
発明の詳細な説明
【0001】
【産業上の利用分野】この発明は、半導体記憶装置とそれを用いた情報処理システムに関し、特に強誘電体キャパシタをメモリセルの一部に用いるものに利用して有効な技術に関するものである。
【0002】
【従来の技術】強誘電体キャパシタを記憶素子として用いた例としては、特開昭63−201998号公報、特開平3−36763号公報がある。
【0003】
【発明が解決しようとする課題】本願発明者にあっては、強誘電体キャパシタを用いてDRAM(ダイナミック型RAM)モードからFRAM(強誘電体メモリ)モードに切り替え可能な半導体記憶装置と、それを用いた情報処理システムを考えた。
【0004】この発明の目的は、簡単な構成でしかも一瞬にDRAMモードからFRAMモードへの切り替えを実現した新規な半導体記憶装置を提供することにある。この発明の他の目的は、使い勝手のよいメモリ装置を備えた情報処理システムを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0005】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、ワード線にゲートが接続されたアドレス選択用のスイッチ素子に対して、強誘電体キャパシタと強誘電体キャパシタ又は常誘電体キャパシタの一方の電極を共通に接続し、他方の電極にそれぞれ第1と第2のプレート電圧供給線に接続させ、上記第1のプレート電圧供給線に一方の電圧に対応した第1の電圧を供給し、第2のプレート電圧供給線に他方の電圧に対応した第2の電圧を供給する第1の動作モードと、上記第1のプレート電圧供給線に上記第2の電圧を供給し、第2のプレート電圧供給線に上記第1の電圧を供給する第1の動作モードを設ける。
【0006】
【作用】上記した手段によれば、第1の動作モードでは強誘電体キャパシタにはデータ線からの書き込み情報に従った一方向の電圧又は0Vしか供給されないので分極の反転が行われずDRAMとしての動作を行うのに対して、第2の動作モードの実施により各メモリセルにおいて記憶情報に従った分極の反転が行われるのでFRAMとしての書き込みが一斉に行われる。
【0007】
【実施例】図1には、この発明に係るメモリセルの一実施例の回路図が示されている。同図の各回路素子は、公知の半導体集積回路の製造技術により、単結晶シリコンのような1個の半導体基板上において形成される。
【0008】縦方向に延長されるワード線WLにゲートが接続されたアドレス選択用のスイッチMOSFETQmを設ける。このMOSFETQmの一方のソース,ドレインは、横方向に延長されるビット線(データ線又はディジット線と呼ばれることもある。)BLに接続される。このMOSFETQmの他方のソース,ドレインは、キャパシタC1とC2の一方の電極に共通に接続される。キャパシタC1の他方の電極には、プレート電圧VPL1が供給される。キャパシタC2の他方の電極には、プレート電圧VPL2が供給される。
【0009】上記プレート電圧VPL1とVPL2は、外部端子から導かれるプレート電圧供給線通して供給される。半導体基板上には、上記のようなメモリセルがワード線とビット線の交点に複数からなるメモリセルがマトリックス配置されるが、全てのメモリセルにおける上記キャパシタC1とC2と同様なキャパシタには、それぞれのプレート電圧VPL1とVPL2に対応したプレート電圧供給線に接続される。それ故、メモリセルのプレート電圧VPL1とVPL2は、外部端子を介して供給される。
【0010】上記2つのキャパシタC1とC2のうち、少なくともキャパシタC1又はC2の一方が強誘電体キャパシタにより構成される。これに変えてキャパシタC1とC2は、共に強誘電体キャパシタであってもよい。強誘電体キャパシタは、PZT等からなる強誘電体を用いて形成される。
【0011】特に制限されないが、上記メモリセルをダイナミック型メモリセルとして用いる動作モードのときには、一方のキャパシタC1に対応したプレート電圧VPL1を回路の接地電位にし、他方のキャパシタC2に対応したプレート電圧VPL2を電源電圧のような5Vにする。
【0012】図2には、上記メモリセルをダイナミック型メモリセルとして用いる動作モードのときの強誘電体膜の分極Qcと電圧Vとのヒステリシス特性図が示されている。同図(A)には、ハイレベル(5V)を保持した状態が示され、、(B)にはロウレベル(0V)を保持した状態が示されている。同図には、キャパシタC1とC2が共に強誘電体キャパシタである場合が示されている。
【0013】同図(A)においては、ビット線からハイレベル(5V)が書き込まれ、それを保持している状態が示されている。すなわち、プレート電圧VPL1が回路の接地電位にされたキャパシタC1においては、スイッチMOSFETQmとの接続される蓄積ノードからみて+5Vが供給されるので、ヒステリシテ特性上の斜線を付した丸に対応した正極性の分極が生じている。このとき、キャパシタC2の両電極には共に5Vが供給されるから、ヒステリシス特性上の白い丸に対応して負側の残留分極にある。
【0014】同図(B)においては、ビット線からロウレベル(0V)が書き込まれ、それを保持している状態が示されている。この場合には、プレート電圧VPL1が回路の接地電位にされたキャパシタC1においては、スイッチMOSFETQmとの接続される蓄積ノードからみて0Vが供給されるので、ヒステリシテ特性上の斜線を付した丸に対応した残留分極にある。これに対して、プレート電圧VPL2が電源電圧にされたキャパシタC2においては、スイッチMOSFETQmとの接続される蓄積ノードからみて−5Vが供給されるので、ヒステリシテ特性上の白い丸に対応した負極性の分極が生じている。
【0015】このように、ダイナミック型メモリセルとしての動作モードにおいて、キャパシタC1とC2に対しては、書き込み信号のハイレベルとロウレベルに対応して、それぞれが正極性と負極性の分極及び残留分極しか生じないので、言い換えるならば、分極の反転が生じないので、分極の反転に伴う絶縁膜特性が劣化し、其に伴う誘電率の低下が生じない。
【0016】図3には、この発明に係るメモリセルの一実施例の素子構造断面図が示されている。同図においては、公知のダイナミック型メモリセル用のキャパシタの上に強誘電体キャパシタを積層構造に形成したものである。すなわち、フィールド絶縁膜SiO2 に囲まれた素子形成領域にアドレス選択用のMOSFETQmを構成するN+ 層からなるソース,ドレインを形成し、一方のソース,ドレインにはフィン(FIN)構造からなるキャパシタが形成される。このキャパシタは、通常の誘電体を用いて構成され、公知のダイナミック型メモリセルと同様に形成される。上記キャパシタの他方の電極はプレート電圧VPL2が供給される。
【0017】この実施例では、上記のキャパシタの上に一方の電極である蓄積ノードを共通にし、強誘電体を絶縁膜に用いた強誘電体キャパシタが設けられる。この強誘電体キャパシタの他方の電極はプレート電圧VPL1が供給される。このように、上層のキャパシタ部の絶縁膜に強誘電体膜を用いた方が製造上都合がよい。なぜなら、強誘電体膜を絶縁膜に用いる場合には、リーク電流を抑えるために蓄積ノードと絶縁膜間に金属膜を形成することがあり、この場合に上記構造が有利になるからである。
【0018】図4には、この発明に係るメモリセルの他の一実施例の素子構造断面図が示されている。同図においては、公知のダイナミック型メモリセル用のキャパシタの上に形成される強誘電体キャパシタを積層構造に形成するとき、両キャパシタ共にフィン(FIN)構造にして形成するものである。このような構造にすることによって、実質的に小さな占有面積により大きな容量値を得ることができる。
【0019】図5には、この発明に係るメモリセルの更に他の一実施例の素子構造断面図が示されている。同図においては、公知のダイナミック型メモリセル用のキャパシタの上に形成される強誘電体キャパシタを積層構造に形成するとき、ダイナミック型メモリセル用のキャパシタをトレンチ構造にし、その上に形成される強誘電体キャパシタをフィン(FIN)構造にして形成したものである。このような構造を採ることによって、実質的な多層化を防ぐことができる。
【0020】上記のメモリセルの製造プロセスの概略は、次の通りである。素子形成用の拡散層の部分を残してフィールド絶縁膜SiO2 が形成される。このフィールド絶縁膜SiO2 下には、図示しないがP型のチャンネルストッパーが形成されている。上記フィールド絶縁膜SiO2 に囲まれた素子形成領域の表面に薄いゲート絶縁膜が形成され、その上にポリシリコン又はポリサイドからなるゲート電極(ワード線)が形成される。このゲート電極とフィールド絶縁膜SiO2 をマクスとしてNチャンネル型MOSFETのソースとドレインを構成するN+ 型拡散層が形成される。CMOS回路を構成するPチャンネル型MOSFETでは、別の工程でソースとドレインを構成するP+ 型拡散層10が形成される。上記ゲート絶縁膜上には、層間絶縁膜としてCVD−SiO2 が形成される。
【0021】ゲート電極に対して図示しないが、CVD−SiO2 からなるサイドウォールが形成され、CVD−SiO2 からなる層間絶縁膜が形成される。そして、トランスファMOSFETのソース又はドレインに相当する部分には、開口が形成され、ビット線と蓄積ノードを構成する電極が形成される。
【0022】強誘電体キャパシタは、公知の方法によりダイナミック型メモリセルを構成するキャパシタの蓄積ノードを構成する電極の上部にPZT等からなる強誘電体がディポジションされ、その上にPt等からなる上部電極が形成される。上記強誘電体は、BaMgF4 のような強誘電体であってもよい。このような強誘電体層の形成方法に関しては、例えば、雑誌『セミコンダクタ・ワールド』1991年12月号、PP.122−125に詳しく述べられている。
【0023】この発明に係るメモリセルの動作を説明する前に、その理解を容易にするために次の図6ないし図10を用いて1個の強誘電体キャパシタを用いてDRAMモードからFRAMモードへの切り替え動作を説明する。
【0024】図6には、1つの強誘電体キャパシタを用いたメモリセルの回路図が示されている。同図のメモリセルは、基本的には公知のダイナミック型メモリセルと同様に強誘電体キャパシタを用いて構成される。ただし、プレート電圧VPLが固定の電圧ではなく動作モードに応じて変化させられる。強誘電体キャパシタの分極の向きは、同図に矢印で示すようにスイッチMOSFETQm側、言い換えるならば、蓄積ノード側からみた方向を正極性として説明する。
【0025】図7には、ハイレベルが記憶された状態で不揮発化させる場合の動作波形図が示され、図8には強誘電体膜のヒステリシス特性上での分極の動作が示されている。上記のようにメモリセルにハイレベルが記憶された状態では、ワード線を選択状態にすると、ビット線BLに現れた微小な記憶情報をセンスアンプが増幅してリフレッシュ動作と同様に5Vのようなハイレベルに増幅する。この状態は、図8(A)の特性図の状態1に示すように強誘電体膜には5Vに対応した分極が生じている。
【0026】上記のようにビット線BLがハイレベルにされた状態で、フレート電圧VPLを同じ5Vのようなハイレベルに変化させる。この状態2では、強誘電体膜には同電位が供給されるので、図8(B)のように電圧が0Vのときに対応した分極が生じている。
【0027】プレート電圧VPLをもとのロウレベルに戻すと、強誘電体膜には再び5Vが加わるので状態3のような分極が生じている。これはワード線WLをロウレベルの非選択状態にさせても、蓄積ノードに保持された電圧によって同様な分極が生じるものである。
【0028】そして、電源遮断を行うとリーク電流によって上記蓄積ノードの電位が下がり、強誘電体膜には電圧が印加されなくなるから図8(B)の状態4のように残留分極が保持されている。
【0029】図9には、ロウレベルが記憶された状態で不揮発化させる場合の動作波形図が示され、図10には強誘電体膜のヒステリシス特性上での分極の動作が示されている。メモリセルにロウレベルが記憶された状態では、ワード線を選択状態にすると、ビット線BLに現れた微小な記憶情報をセンスアンプが増幅してリフレッシュ動作と同様に0Vのようなロウレベルに増幅する。この状態1では、強誘電体膜には同じ0Vが印加されるから、図10(A)の特性図の状態1のように0Vに対応した分極が生じている。
【0030】上記のようにビット線BLがロウレベルにされた状態で、フレート電圧VPLを同じ5Vのようなハイレベルに変化させる。この状態2では、強誘電体膜には蓄積ノード側から見て−5Vが印加されるので、図10(B)のように電圧が−5Vのときに対応して分極の反転が行われる。
【0031】プレート電圧VPLをもとのロウレベルに戻すと、強誘電体膜には同じ0Vが加わるが、上記のような分極の反転により正ではなく負側の残留分極に対応した状態3のような分極が生じている。これはワード線WLをロウレベルの非選択状態にさせても、蓄積ノードに保持された電圧の0Vによって同様な分極が生じるものである。そして、電源遮断を行うと、強誘電体膜には同様に電圧が印加されない状態であるから図10(B)の状態4のように負極性の残留分極が保持されている。
【0032】電源投入を行ってリフレッシュ動作を実施すると、ビット線には残留分極に対応して基準電圧としてのハーフプリチャージ電圧2.5Vに対して微小なハイレベル又はロウレベルが出力され、それをセンスアンプが増幅して強誘電体キャパシタに対してハイレベル/ロウレベルの再書き込みが実施されるので、図8(A)の状態1又は図9(A)の状態3のように分極の向きに差が生じて記憶情報の保持動作を行うものである。
【0033】上記のように強誘電体キャパシタを1個用いた場合には、リフレッシュ動作を利用して、ワード線単位で逐一にDRAMモードからFRAMモードに切り替える必要がある。そのため、不測の停電や誤った電源スイッチの操作によってメモリ装置の電源が遮断されたとき、DRAMモードから不揮発化のためのFRAMモードに切り替えるのに時間がかかかり、切り替え用の特別の電源装置を必要とするので使い勝手が悪くなる。
【0034】図11には、この発明に係るメモリセルのDRAMモードからFRAMモードへの切り替え動作の一実施例を説明するための波形図が示され、図12と図13には、そのときの強誘電体キャパシタのヒステリシス特性図が示されている。
【0035】この実施例では、図1に示したメモリセルのキャパシタC1とC2が共に強誘電体キャパシタである場合が示されている。また、プレート電極VPL1には通常動作のときには5Vが供給され、プレート電圧VPL2には回路の接地電位0Vが供給されている。
【0036】図11において、状態1はDRAMモードでの動作を示している。このときには、上記のようにプレート電圧VPL1が5Vで、プレート電圧VPL2が0Vの状態にされている。したがって、ワード線が非選択状態にされ、メモリセルの蓄積ノードにハイレベルが記憶された状態では、プレート電圧VPL2に対応したキャパシタC2においては、図12(A)に示すように、5Vの印加電圧に対応した分極が生じている。これに対して、プレート電圧VPL1に対応したキャパシタC1においては、両電極が共に5Vになって電圧差が0Vになるものであるが、蓄積ノードにロウレベルが書き込まれたときの分極の反転に対応して負極性側の残留分極にある。
【0037】上記のような記憶情報の保持状態において、図11の状態2のようにプレート電圧VPL1とVPL2をそれぞれ反転させる。言い換えるならば、プレート電圧VPL1を5Vから0Vに変化させ、プレート電圧VPL2を0Vから5Vに変化させる。このため、プレート電圧VPL1とVPL2は、外部から供給される1つの制御信号により、相補的に切り替えられるCMOSインバータ回路等を利用して形成することができる。
【0038】例えば、半導体記憶装置において、モード切り替え制御端子を設け、そこにモード切り替え信号を供給して、内部回路においてプレート電圧VPL1とVPL2を電源電圧と回路の接地電位に相補的に切り替えるようなCMOSインバータ回路を設けることにより簡単に実現できる。
【0039】特定の制御端子を設けないで、DRAMに存在する既存の制御端子の組み合わせにより上記FRAMモードへの切り替え制御信号を形成してもよい。例えば、ロウアドレスストローブ信号RASをロウレベルにする前に、ライトイネーブル信号WE及びカラムアドレスストローブ信号をロウレベルにして、これをFRAMモードと定義してもよい。出力イネーブル信号OEを持つものでは、これも組み合わせてFRAMモードにしてもよい。この他、上記のような動作モード制御信号とアドレス信号又はデータ信号とを組み合わせてFRAMモードの信号を形成してもよい。
【0040】上記の状態2では、図12(B)に示すように、5Vから0Vに変化させられたプレート電圧VPL1に対応したキャパシタC1では、ハイレベルが記憶されていた蓄積ノード側からみて5Vが印加されるので、ヒステリシス特性に従って負側の残留分極から分極の反転が生じて5Vに対応した分極に変化する。これに対して、0Vから5Vに変化させられたプレート電圧VPL2に対応したキャパシタC2では、共に両電極に5Vが印加されることに対応して電圧差が0Vになるので正側の残留分極に変化する。
【0041】図11の状態3のようにプレート電圧VPL1とVPL2をもとの状態に戻す。言い換えるならば、プレート電圧VPL1を0Vから5Vに変化させ、プレート電圧VPL2を5Vから0Vに変化させる。すなわち、前記状態2は、1ショットのパルスに対応してプレート電圧VPL1とVPL2の電圧レベルが相補的に切り替えられるものである。
【0042】この状態3では、図13(C)に示すように、キャパシタC1側で分極の反転が生じたので前の状態1とは異なり、プレート電圧VPL1に対応したキャパシタC1は正の残留分極になる。分極の反転が生じないキャパシタC2は、蓄積ノードの保持電圧5Vに対応した分極に戻る。
【0043】図11の状態4のように電源遮断を行うと、プレート電圧VPL1も放電等により0Vに変化する。それ故、図13(D)のようにキャパシタC1とC2が共に正の残留分極になる。
【0044】これに対して、状態1のDRAMモードにおいて、ワード線が非選択状態にされ、メモリセルの蓄積ノードにロウレベルが記憶された状態では、プレート電圧VPL1に対応したキャパシタC1においては、図14(A)に示すように、蓄積ノード側からみた−5Vの印加電圧に対応した分極が生じている。これに対して、プレート電圧VPL2に対応したキャパシタC2においては、両電極が0Vになって電圧差が0Vになるものであるが、蓄積ノードにハイレベルが書き込まれたときの分極の反転に対応して正極性側の残留分極にある。もっとも、以前に一度もハイレベルが書き込まれないときには負極性側の残留分極にある。
【0045】上記のような記憶情報の保持状態において、前記図11の状態2のようにプレート電圧VPL1とVPL2をそれぞれ反転させると、図14図(B)に示すように、0Vから5Vに変化させられたプレート電圧VPL2に対応したキャパシタC2では、ロウレベルが記憶されていた蓄積ノード側からみて−5Vが印加されるので、ヒステリシス特性に従って正側の残留分極から分極の反転が生じて−5Vに対応した分極に変化する。もしも、キャパシタC2において上記のように負極性側の残留分極にあるなら、そのまま分極の反転もなく−5Vに対応した分極に変化する。これに対して、5Vから0Vに変化させられたプレート電圧VPL1に対応したキャパシタC1では、共に両電極に0Vが印加されることに対応して電圧差が0Vになるので負側残留分極になる。
【0046】前記図11の状態3のようにプレート電圧VPL1とVPL2をもとの状態に戻と、図15(C)に示すように、キャパシタC2側で分極の反転が生じたので前の状態1とは異なり、プレート電圧VPL2に対応したキャパシタC2は負側残留分極になる。分極の反転が生じないキャパシタC1は、蓄積ノードの保持電圧0Vによる−5Vに対応した分極に戻る。
【0047】前記図11の状態4のように電源遮断を行うと、プレート電圧VPL1も放電等により0Vに変化する。それ故、図15(D)のようにキャパシタC1とC2が共に負の残留分極になる。
【0048】上記のようなDRAMモードからFRAMモードへの切り替え動作は、上記のようなプレート電圧VPL1とVPL2が供給されるメモリセルにおいて、一斉に行われる。それ故、全てのメモリセルの一対のキャパシタのプレート電圧を、VPL1とVPL2にそれぞれ共通に接続することにより、全メモリセルに対して一瞬のうちにDRAMモードからFRAMモードに切り替えられる。
【0049】なお、上記のようなDRMAモードからFRAMモードへの切り替えにおいて、状態1と状態2を実施した後に直ちに電源遮断を行ってもよい。言い換えるならば、状態3を経由しないで電源遮断を行っても同様な強誘電体キャパシタの残留分極による不揮発性記憶動作を行うことかできる。
【0050】次に、上記FRAMモードからDRAMモードへの切り替え動作を説明する。図16には、図13(D)のようにキャパシタC1とC2が正側の残留分極にあったときの動作波形図が示され、図17と図18には、そのときの強誘電体キャパシタのヒステリシス特性図が示されている。
【0051】FRAMモードからDRAMモードへの切り替えは、リフレッシュ動作を利用して実施される。すなわち、図16に示すように、状態1では電源投入を行って各電位の設定を行う。すなわち、プレート電圧VPL1は5Vに、プレート電圧VPL2は0Vにされ、ビット線BLはハーフプリチャージ電圧2.5Vにされる。この状態では、ワード線が非選択状態のままであるから、キャパシタC1とC2は、何もチャージされずに残留分極の状態を保持している。
【0052】状態2では、リフレッシュ動作を開始して1つのワード線の選択動作を行う。上記のようにキャパシタC1とC2が正側の残留分極を持っていると、ワード線の選択動作よりアドレス選択スイッチMOSFETQmのオン状態により、ビット線BLにはハイレベル側の微小電圧が現れる。この微小電圧をセンスアンプが増幅してビット線BLの電位を5Vのようなハイレベルに増幅する。これにより、図17(B)のように、プレート電圧VPL2に対応したキャパシタC2には5Vに対応した分極が生じ、プレート電圧VPL1に対応したキャパシタC1は正のは残留分極のままにされる。
【0053】状態3では、ワード線を選択状態にしておいて、プレート電圧VPL1とVPL2をそれぞれ反転させる。すなわち、前記同様に、プレート電圧VPL1を5Vから0Vに変化させ、プレート電圧VPL2を0Vから5Vに変化させる。これにより、図18(C)に示すように、キャパシタC1は、上記のような正の残留分極から−5Vに対応した分極に反転させられる。キャパシタC2は、両電極が共に5Vにされるから、その差電圧が0Vになり、正の残留分極になる。
【0054】状態4では、プレート電圧VPL1とVPL2とがそれぞれともの状態、言い換えるならば、DRAMモードのプレート電圧VPL1が5Vに、VPL1が0Vに変化させられる。これにより、図18(D)に示すように、キャパシタC1は負の残留分極に、キャパシタC1は5Vに対応した分極になる。この状態は、前記図12図(A)と同様である。
【0055】図19には、図14(D)のようにキャパシタC1とC2が負側の残留分極にあったときの動作波形図が示され、図20と図21には、そのときの強誘電体キャパシタのヒステリシス特性図が示されている。
【0056】前記のように状態1では電源投入を行って、プレート電圧VPL1は5Vに、プレート電圧VPL2は0Vにされ、ビット線BLはハーフプリチャージ電圧2.5Vのような電位設定を行う。この状態では、ワード線が非選択状態のままであるから、キャパシタC1とC2は、何もチャージされず残留分極の状態を保持している。
【0057】状態2では、リフレッシュ動作を開始して1つのワード線の選択動作を行う。上記のようにキャパシタC1とC2が負側の残留分極を持っていると、ワード線の選択動作よりアドレス選択スイッチMOSFETQmのオン状態により、ビット線BLにはロウレベル側の微小電圧が現れる。この微小読み出し電圧をセンスアンプが増幅してビット線BLの電位を0Vのようなロウレベルに増幅する。これにより、図20(B)に示したように、プレート電圧VPL1に対応したキャパシタC1には−5Vに対応した分極が生じ、プレート電圧VPL2に対応したキャパシタC1は負側の残留分極のままにされる。
【0058】状態3では、ワード線を選択状態にしておいて、プレート電圧VPL1とVPL2をそれぞれ反転させる。すなわち、前記同様に、プレート電圧VPL1を5Vから0Vに変化させ、プレート電圧VPL2を0Vから5Vに変化させる。これにより、図21(C)に示すように、キャパシタC2は、上記のような負の残留分極から5Vに対応した分極に反転させられる。キャパシタC1は、両電極が共に0Vにされるから、その差電圧が0Vになり、負側の残留分極になる。
【0059】状態4では、プレート電圧VPL1とVPL2とがそれぞれともの状態、言い換えるならば、DRAMモードのプレート電圧VPL1が5Vに、VPL1が0Vに変化させられる。これにより、図21(D)に示すように、キャパシタC2は正の残留分極に、キャパシタC1は−5Vに対応した分極になる。この状態は、前記図14図(A)と同様である。
【0060】FRAMモードからDRAMモードに切り替えるときには、前記のような動作を全てのワード線について行うようにすればよい。すなわち、リフレッシュ動作を実施しつつ、それに同期させてプレート電圧VPL1とVPL2を反転させればよい。
【0061】上記のようなFRAMモードからDRAMモードへの切り替えは、必ずしも一括して行う必要はない。すなわち、これからDRAMとして使用するエリアのみをDRAMモードにし、他の部分はFRAMのままにしておいて理論的には問題ない。しかし、DRAMモードにおいては、常に一定時間毎にリフレッシュ動作を行う必要がある。このリフレッシュ動作を上記メモリエリアに対応させて実施するようにすれば、他のエリアはFRAMモードのままでもよい。しかしながら、リフレッシュ動作を上記のようにするには、リフレッシュアドレスの管理等が面倒であるし、内蔵の自動リフレッシュ回路でリフレッシュ動作が行われるものでは、全てのメモリセルに対してリフレッシュ動作が行われるから、上記のようなFRAMモードからDRAMモードへの切り替えは、リフレッシュ制御や管理の観点から一括して行うことが便利である。
【0062】図22には、上記のようなメモリセルを用いた半導体記憶装置とその外部に設けられる周辺回路の一実施例の概略ブロック図が示されている。これらの周辺回路も半導体チップ上に搭載して1つの半導体記憶装置としてもよい。
【0063】上記のようなDRAMモードとFRAMモードを備えた半導体記憶装置D&FRAMは、基本的にはDRAMと同様なメモリマット(又はメモリアレイ)と、行選択回路(ワード線選択回路)及び列選択回路(ビット線選択回路)及び入出力回路から構成される。
【0064】メモリマットは、前記のようにメモリセルが少なくとも一方が強誘電体キャパシタにされた2キャパシタ構成であることを除いて、他の構成は公知のダイナミック型RAMのメモリマット又はメモリアレイと同様である。なお、メモリマットには、センスアンプやビット線プリチャージ回路、カラムスイッチ回路等も含まれると理解されたい。
【0065】行選択回路は、行アドレスを受けるアドレスバッファ、アドレスデコーダ及びワード線駆動回路から構成される。列選択回路は列アドレスを受けるアドレスバッファ、アドレスデコーダ及び選択出力回路から構成される。入出力回路は、入力バッファと書き込みアンプ、メインアンプと出力バッファから構成される。
【0066】同図には、行及び列選択回路に対してそれぞれのアドレスが供給されるように示されているが、アドレススストローブ信号RASとCASにより行アドレスと列アドレスとが時系列的に入力されるアドレスマルチプレックス方式のものでは、共通のアドレス端子から上記アドレス信号が時系列的に入力される。
【0067】電圧印加モニター回路は、上記半導体記憶装置D&DRAMに供給される電源電圧VCCとVSSを監視し、それが遮断されたとを検出すると、モード設定回路に検出出力を供給する。
【0068】モード設定回路は、上記のような電源電圧の遮断を検出すると、行選択回路に制御信号を供給して全ワード線を非選択状態にさせる。メモリ回路が動作状態ならば、メモリセルへの再書き込みが終了した時点でワード線を非選択状態にする。メモリ回路が非選択状態ならそのまま非選択状態にし、リフレッシュ動作を禁止する。モード接待回路は、このような行選択回路に対するワード線の非選択制御とととに、プレート電圧発生回路を制御してプレート電圧の一時的な反転動作を行わせる。
【0069】印加電圧モニター回路及びモード設定回路並びにプレート電圧発生回路が、上記はD&FRAMが形成される半導体チップに内蔵される場合、上記モード設定回路は、制御回路に含ませるものであってもよい。すなわち、前記のようなRAS、CAS及びWE等の制御信号により、DRAMモードにおける読み出しモード、書き込みモード及びリフレッシュモードのような各種モードと、DRAMからFRAMモードへの切り替え、あるいはFRAMモードからDRAMモードへの切り替えに必要な制御信号を形成する。
【0070】図23には、この発明に係る半導体記憶装置に設けられる電源回路の一実施例の回路図が示されている。この実施例では、半導体チップ又はそれが搭載されるパッケージ内にキャパシタCを内蔵させて、このキャパシタに保持された電圧によりDRAMモードからFRAMモードへの切り替えに必要な電源として用いる。すなわち、この実施例の半導体記憶装置は、前記のようにワード線を全非選択状態にしておいて、プレート電圧を一時的に切り替えるだけでよいから、キャパシタCに保持された電圧を用いて切り替えを行うことができる。
【0071】この場合、インバータ回路INVを前記印加電圧モニター回路として利用することができる。このインバータ回路INVをキャパシタCに保持された電圧で動作させるとともに、電源電圧VCCの低下を検出して、モード切り替え信号を発生させる。これにより、DRAMモードからFRAMモードに切り替えるようにする。ダイオードDは、キャパシタCが電源電圧端子VCC側に逆流放電されるのを防止するものである。
【0072】上記キャパシタCに代えて、バッテリーを用いるものであってもよい。バッテリーを用いる場合には、半導体チップには内蔵できないから、半導体チップが実装されるカード又はメモリ装置を構成する実装基板にダイオードとバッテリーを設けるようにすればよい。
【0073】図24に、本発明のD&FRAMを用いたICカードの要部概略図を示す。プラスチック基板上に本発明のD&FRAM及びマイクロコントローラが搭載されている。上記マイクロコントローラは本発明のD&FRAM用制御回路であって、本発明のD&FRAMの動作を制御する。また、本発明のD&FRAM及びマイクロコントローラの内部配線と上記プラスチック基板上の配線とは互いに接続されている。さらに上記コネクタと上記プラスチック基板上の配線とが電気的に接続されており、上記コネクタと外部のシステムにおけるインターフェース回路とを接続する。このことによって、各種システムの情報としてICカードを使用することが出来る。
【0074】本実施例では本発明のD&FRAM用制御回路としてのマイクロコントローラをICカードに内蔵した場合の例を示したが、上記マイクロコントローラをICカード内に設けず、独立に形成しても良い。このICカードを従来のフロッピーディスクのようにワークステーション以下の小型及び携帯用のコンピュータシステムにおける交換可能な補助記憶媒体として利用すれば、ディスクを回転させる必要が無く、システム全体の小型化,軽量化および薄型化が図れるとともに、消費電力を低減でき、さらに大容量の情報をDRAMと同様に高速に読み書きできるので、システム全体としての処理能力が向上する。
【0075】図25に、本発明のD&FRAMを用いたコンピュータシステムの要部概略図を示す。このコンピュータシステムは、本情報機器としての中央処理装置CPU,上記情報処理システム内に構築したI/Oバス,BUS Unit,主記憶メモリや拡張メモリなど高速メモリをアクセスするメモリ制御ユニットMemory Controll Unit、主記憶メモリとしてのDRAM,基本制御プログラムが格納されたROM、先端にキーボードが接続されたキーボードコントローラKBDC等によって構成される。
【0076】表示アダプタとしてのDisplay adapterがI/Oバスに接続され、上記Display adapterの先端にはディスプレイが接続されている。上記I/OバスにはパラレルポートParallel PortI/F,マウス等のシリアルポートSerial Port I/F、フロッピーディスクドライブFDD、上記I/OバスよりのHDDI/Fに変換するバッファコントローラHDD bufferが接続される。上記メモリ制御ユニットMemory Control Unitからのバスと接続されて拡張RAM及び主記憶メモリとしてのDRAMが接続されている。
【0077】このコンピュータシステムの動作について説明する。電源が投入されて、動作を開始するとまず上記中央処理装置CPUは、上記ROMを上記I/Oバスを通してアクセスし、初期診断、初期設定を行なう。補助記憶装置からシステムプログラムを主記憶メモリとしてのDRAMにロードする。また、上記中央処理装置CPUは、上記I/Oバスを通してHDDコントローラにHDDをアクセスするものとして動作する。そして、システムプログラムのロードが終了すると、ユーザーの処理要求に従い、処理を進めていく。
【0078】ユーザーは上記I/Oバス上のキーボードコントローラKBDCや表示アダプタDisplay adapterにより処理の入出力を行ないながら作業を進める。そして、必要に応じてパラレルポートParallel Port I/F、シリアルポートSerial Port I/Fに接続された入出力装置を活用する。
【0079】本体上の主記憶メモリとしてのDRAMでは主記憶容量が不足する場合は、拡張RAMにより主記憶を補う。ユーザーがファイルを読み書きしたい場合には、ユーザーは上記HDDが補助記憶装置であるものとして補助記憶装置へのアクセスを要求する。そして、本発明のD&FRAMによって構成されたファイルメモリシステムはそれを受けてファイルデータのアクセスを行なう。
【0080】図26にコンピュータシステムを使用した応用例について示す。図26(a)はICカードスロットMSLOTを備え、本発明のD&FRAMを内蔵したICカードによって構成されたファイルメモリfileMを内蔵したシステムである。入出力装置をキーボードKB及びディスプレイDPとしたノートタイプパソコンである。
【0081】図26(b)はフロッピーディスクドライブFDD及び本発明のD&FRAMを内蔵したICカードによって構成されたファイルメモリfileMを内蔵したシステムである。入出力装置をキーボードKB及びディスプレイDPとし、フロッピーディスクFDが上記フロッピーディスクドライブFDDに挿入される。このことによってソフトウェアとしての上記フロッピーディスクFDおよびハードウェアとしての上記ファイルメモリfileMに情報を記憶できるデスクトップタイプパソコンとなる。
【0082】図26(c)は本発明のD&FRAMを内蔵したICカードとしてのファイルメモリカードfileMCARDを挿入し、入出力装置を入力専用ペンPEN及びディスプレイDPとしたペンポータブルタイプパソコンである。このように、本発明のD&FRAMをコンピュータシステムに応用することによって、上述したような携帯用のコンピュータシステムに応用することができる。
【0083】このことによって、従来のディスクを回転させる必要がなく、システム全体の小型化,軽量化,薄型化が図れるとともに消費電力を低減でき、さらに大容量の情報を高速に読み書きできるので、コンピュータシステム全体としての処理能力を向上させることができる。さらに、従来のディスクを本発明のD&FRAMで置き換えているため、携帯用コンピュータにおいて問題となる耐衝撃性が向上でき、コンピュータシステムにおける信頼性を向上させることができる。
【0084】図27に本発明のD&FRAMを内蔵したマイクロプロセッサシステムの概略図を示す。マイクロプロセッサMPUは中央処理装置CPU、本発明のD&FRAM、シリアル・コミュニケーション・インターフェースSCI、リード・オンリ・メモリROM、ランダム・アクセス・メモリRAM、その他の入出力回路I/Oなどの周辺回路、そして制御回路CONT等によって構成される。上記マイクロプロセッサMPUにおいて上記中央処理装置CPUが実行すべき書き換え制御プログラムは予め、DRAMモードでのプログラムストアによって本発明のD&FRAMに書き込まれている。
【0085】モード信号入力端子MDPADへのモード信号MDの制御によって、データバスDBUSを介して、上記中央処理装置CPU,上記入出力回路I/O,上記シリアル・コミュニケーション・インターフェースSCI,上記リード・オンリ・メモリROM,上記ランダム・アクセス・メモリRAM,本発明のD&FRAMとのデータのインターフェースを行い、上記中央処理装置CPUにより本発明のD&FRAMの動作の制御を行う。また、上記入出力回路I/Oおよび上記シリアル・コミュニケーション・インターフェースSCIは入出力装置とのデータのインターフェースを行う。
【0086】本発明のD&FRAMは、アドレスバスABUSを介して、上記入出力回路I/O,上記シリアル・コミュニケーション・インターフェースSCI,上記ランダム・アクセス・メモリRAM,上記リード・オンリ・メモリROMとアドレシングを行う。このリード・オンリ・メモリROMには書換え不可能な基本システムプログラムを格納する。
【0087】このようにして、本発明のD&FRAMはマイクロプロセッサMPUが入出力装置を加えたマイクロプロセッサシステムとして実装された状態で上記中央処理装置CPUの制御に基づいてその記憶情報を書き換え可能にする。そして、DRAMモードによりDRAMと同様に記憶情報を書き換え可能にする。このように、本発明のD&FRAMをマイクロプロセッサシステムに応用することによって、消費電力を低減できる。さらに大容量の情報を高速に読み書きでき、マイクロプロセッサの小型化が実現でき、マイクロプロセッサシステム全体としての処理能力が向上する。
【0088】図28に本発明のD&FRAMを内蔵したコードレス電話器システムの要部概略図を示す。以下に、本発明のD&FRAMを内蔵したコードレス電話器の音声の受信について説明する。アンテナによって入力された電波はアナログフロントエンド部を介して、ベースバンド部のデジタル変調回路に入力され、波形等化及びアナログ−デジタル変換される。そして、上記デジタル変調回路の出力信号は上記チャンネルコーディング回路へ入力され、誤り訂正及びフレームの分解が行われる。上記のチャンネルコーディング回路の出力信号は音声コーデック回路に入力され、デジタル−アナログ変換及び音声伸長が行われ、コードレス電話器のスピーカーに伝送される。
【0089】以下に、本発明のD&FRAMを内蔵したコードレス電話器システムの音声の発信について説明する。上記コードレス電話器のマイクに入力された音声は、上記ベースバンド部の音声コーデック回路に入力され、音声のアナログ−ディジタル変換及び音声圧縮を行い、上記チャンネルコーディング回路を介して誤り訂正及びフレーム組立てを行う。そして、上記デジタル変調回路を介して、波形等化及びデジタル−アナログ変換を行い、上記アナログ・フロントエンド部を介して、上記アンテナへ転送される。
【0090】マイクロプロセッサと本発明のD&FRAMにより構成された制御部において、上記マイクロプロセッサと本発明のD&FRAMは双方向的に接続されている。そして、上記コードレス電話器に備えられたキーによる信号の入力によって、上記マイクロプロセッサの制御により、本発明のD&FRAMへの短縮ダイヤル番号及びコード等の書き込みを行っている。そしてさらに、本発明のD&FRAMに記憶された上記短縮ダイヤル番号及びコード等の読み出しをも行っている。
【0091】上記マイクロプロセッサにより、デジタル変調回路及び音声コーデック回路は制御されている。このようにコードレス電話器の制御部に本発明のFRAMを用いることによって、上記制御部の小型化並びにコードレス電話器システムの小型化,軽量化、低消費電力化が図れ、さらに大容量の情報を高速に読み書きできるので、システム全体としての処理能力が向上する。さらに、携帯用電話器として問題となっている耐衝撃性が向上でき、コードレス電話器システムとしての信頼性が向上する。
【0092】図29に本発明のD&FRAM内蔵ICカードを使用したデジタル・スチル・カメラ・システムの要部概略図を示す。デジタル・スチル・カメラシステムは光学系,中央処理装置CPU,モータ駆動回路,絞り,シャッター,イメージセンサ,信号処理回路およびアナログ−デジタル変換回路A/DC等によって構成される。
【0093】被写体は、光学系に受像され、中央処理装置CPUによって制御されたモータ駆動回路によって絞り、シャッターが制御され、上記絞り、シャッターを介して、イメージセンサ上に上記被写体が結像される。そして、上記イメージセンサによって結像された画像の信号が信号処理回路によって形成される。また、上記信号処理回路によって形成された信号は、アナログ−デジタル変換回路A/DCに入力され、入力されたアナログ信号からデジタル信号が形成される。
【0094】上記デジタル信号は上記中央処理装置CPUによって制御された信号処理回路に入力されてデータ圧縮され、上記データは本発明のD&FRAM内蔵ICカードに記憶される。このようにデジタル・スチル・カメラに本発明のD&FRAM内蔵ICカードを適用することによって、上記デジタル・スチル・カメラ・システムの小型化,軽量化,薄型化が図れると共に低消費電力化が図れ、さらに大容量の情報を高速に読み書きできるので、システム全体としての処理能力が向上する。さらに、デジタル・スチル・カメラ・システムとして問題となっている耐衝撃性が向上でき、上記デジタル・スチル・カメラのシステムとしての信頼性が向上する。
【0095】図30に本発明のD&FRAMをメモリ素子として製造した自動車システムの要部概略図を示す。入出力制御部I/OCONTは空調部,センサ類およびエンジンの動力をタイヤに伝えるトランスミッションTRMを制御し、さらに計器類および表示パネルとの信号の入出力を行う。上記エンジンはエンジン制御部によって制御され、上記入出力制御部I/OCONTは本発明のFRAM内蔵のマイクロプロセッサMPUを内蔵した信号処理部によって、メモリ部としての本発明のD&FRAMを制御し、情報の書き込み及び読み出しを行う。
【0096】上記トランスミッションTRMによる出力信号は車高制御部およびサスペンション制御部に入力され、車体の制御を行う。本実施例では本発明のD&FRAMをマイクロプロセッサに内蔵するとともに、メモリ部にも本発明のD&FRAMを適応したが、本発明のD&FRAMは特に限定することなく所望の箇所に適応することができる。このことによって、上記自動車システムの小型化,軽量化が図れると共に低消費電力化が図れ、燃費が向上する。さらに、本発明におけるD&FRAMを使用することにより、耐衝撃性が高くできるのでシステムとしての信頼性を向上することができる。また、大容量のメモリを提供できるので、上記制御システムにも、少ない部品数で、高度な処理能力を持たせることができるという利点がある。
【0097】上記の実施例から得られる作用効果は、下記の通りである。すなわち、(1) ワード線にゲートが接続されたアドレス選択用のスイッチ素子に対して、強誘電体キャパシタと強誘電体キャパシタ又は常誘電体キャパシタの一方の電極を共通に接続し、他方の電極にそれぞれ第1と第2のプレート電圧供給線に接続させ、上記第1のプレート電圧供給線に一方の電圧に対応した第1の電圧を供給し、第2のプレート電圧供給線に他方の電圧に対応した第2の電圧を供給する第1の動作モードと、上記第1のプレート電圧供給線に上記第2の電圧を供給し、第2のプレート電圧供給線に上記第1の電圧を供給する第1の動作モードを設けることにより、第1の動作モードでは強誘電体キャパシタにはデータ線からの書き込み情報に従った一方向の電圧又は0Vしか供給されないので分極の反転が行われず強誘電体膜の劣化がないのに対して、第2の動作モードの実施により各メモリセルにおいて記憶情報に従った分極の反転が行われるのでFRAMとしての書き込みが一瞬のうちに行うことができるという効果が得られる。
【0098】(2) 上記(1)により、強誘電体膜の分極の反転が電源投入前後にしか行われないから、書き換え回数の実質的な制限を無くすことができるという効果が得られる。
【0099】(3) メモリセルを構成する上記キャパシタは、ダイナミック型メモリセルに用いられる常誘電体キャパシタの上に強誘電体キャパシタを積層構造に形成することによって、メモリセルの高集積化と製造を簡単に行うことができるという効果が得られる。
【0100】(4) 上記のようなDRAMモードとFRAMモードとを備えた半導体記憶装置をメモリ装置として用い、電源遮断時にキャパシタ又はバッテリーの電圧に切り替えるとともに電源電圧モニター回路により電源電圧の遮断を検出してメモリ装置に対して第2の動作モードを実施することにより、一瞬のうちに記憶データの不揮発化を行わせることができるという効果が得られる。
【0101】(5) 上記(4)により、使い勝手のよいメモリ装置を持つ情報処理システムを得ることができるという効果が得られる。
【0102】(6) 上記半導体記憶装置それ自身又はメモリ装置において第2の動作モードを実施するためのキャパシタ又はバッテリーを搭載させることにより、不揮発化のための電源装置の簡素化を図ることができるという効果が得られる。
【0103】以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。前記実施例のように一方のキャパシタが常誘電体キャパシタであるときには、前記の動作説明において両電極の電圧差が0Vになったときに、強誘電体キャパシタのように残留分極が生じないで電圧差に対応してほぼ直線的に0になるだけで他の動作は同様である。DRAMモードのときにプレート電圧VPL1を0Vにし、VPL2を5Vにしておいて、上記のFRAMモードへの切り替えのとき、あるいはFRAMモードからDRAMモードへの切り替えのときに、一時的に電圧を逆にするものであってもよい。
【0104】メモリマットは、前記のような2キャパシタのメモリセルからなるメモリマットと、DRAMメモリセルのみからなるメモリマットとに分けて構成してもよい。この構成においては、DRAMメモリセルからなるメモリマットには、不揮発化を必要としてないデータのみを記憶させる領域として用い、上記2キャパシタのメモリセルからなるメモリマットには不揮発化を必要とするデータを記憶させるように使い分けるものとしてもよい。この発明は、DRAMモードとFRAMモードとを備えた半導体記憶装置及びそれを用いた情報処理システムして広く利用できるものである。
【0105】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、ワード線にゲートが接続されたアドレス選択用のスイッチ素子に対して、強誘電体キャパシタと強誘電体キャパシタ又は常誘電体キャパシタの一方の電極を共通に接続し、他方の電極にそれぞれ第1と第2のプレート電圧供給線に接続させ、上記第1のプレート電圧供給線に一方の電圧に対応した第1の電圧を供給し、第2のプレート電圧供給線に他方の電圧に対応した第2の電圧を供給する第1の動作モードと、上記第1のプレート電圧供給線に上記第2の電圧を供給し、第2のプレート電圧供給線に上記第1の電圧を供給する第1の動作モードを設けることにより、第1の動作モードでは強誘電体キャパシタにはデータ線からの書き込み情報に従った一方向の電圧又は0Vしか供給されないので分極の反転が行われず強誘電体膜の劣化がないのに対して、第2の動作モードの実施により各メモリセルにおいて記憶情報に従った分極の反転が行われるのでFRAMとしての書き込みが一瞬のうちに行うことができる。




 

 


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