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発明の名称 半導体集積回路の設計方法および評価用半導体集積回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−224300
公開日 平成6年(1994)8月12日
出願番号 特願平5−10809
出願日 平成5年(1993)1月26日
代理人 【弁理士】
【氏名又は名称】大日方 富雄
発明者 福田 秀樹 / 萩原 吉宗 / 伊藤 達 / 鳥居 周一 / 小澤 時典 / 山城 治
要約 目的


構成
メーカが保有する標準化された機能ブロックとユーザが既に開発し保有する機能ブロックと、ユーザが新たに開発した機能ブロックとを組み合わせて1つの半導体集積回路を設計する場合において、予めメーカが保有する設計データおよびユーザが保有する設計データを用いて半導体基板上にそれらの機能の実現に必要な素子およびゲートアレイを構成する素子群を形成したものを準備し、ユーザが新たに開発したゲートアレイで構成される機能ブロックの論理設計データに基づいて当該機能ブロックの配線パターンを設計するとともに、この配線パターンデータおよび上記メーカ保有設計データと上記ユーザ保有設計データとを用いてた半導体基板全体の配線パターンを決定するようにした。
特許請求の範囲
【請求項1】 少なくともメーカが開発し保有する機能ブロックまたはユーザが既に開発し保有する機能ブロックと、ユーザが新たに開発した機能ブロックとを組み合わせて1つの半導体集積回路を設計する場合において、予めメーカが開発し保有する機能ブロックの設計データまたはユーザが既に開発し保有する機能ブロックの設計データを用いて半導体基板上にそれらの機能ブロックの機能の実現に必要な素子の拡散層とゲートアレイを構成する素子の拡散層を形成したものを準備しておき、ユーザが新たに開発したゲートアレイで構成される機能ブロックの論理設計データに基づいて当該機能ブロックの配線パターンを設計するとともに、この配線パターンデータおよび上記メーカ保有機能ブロックの設計データと上記ユーザ保有機能ブロックの設計データとを用いて、上記準備された半導体基板全体の配線パターンを決定するようにしたことを特徴とする半導体集積回路の設計方法。
【請求項2】 少なくともメーカが開発し保有する機能ブロックまたはユーザが既に開発し保有する機能ブロックと、ユーザが新たに開発した機能ブロックとを組み合わせて1つの半導体集積回路を設計する場合において、予めメーカが開発し保有する機能ブロックの設計データもしくはユーザが既に開発し保有する機能ブロックの設計データを用いて半導体基板上にそれらの機能ブロックのレイアウトおよびその機能の実現に必要な素子の拡散層および配線と、これらの機能ブロックとユーザが新たに開発する機能ブロックを外部装置とみなしてそれと接続するための配線とを形成したものを準備しておき、ユーザが新たに開発した機能ブロックを別個の半導体基板上に形成された論理の書込みが可能なゲートアレイで構成し、上記準備された半導体基板と上記書込み可能なゲートアレイで構成されたユーザ新規開発機能ブロックとを接続して評価テストを行ない、そのテスト結果に基づいて最終論理設計データを得るようにしたことを特徴とする半導体集積回路の設計方法。
【請求項3】 少なくともメーカが開発し保有する機能ブロックまたはユーザが既に開発し保有する機能ブロックと、ユーザが新たに開発した機能ブロックとを組み合わせて1つの半導体集積回路を設計する場合において、予めメーカが開発し保有する機能ブロックの設計データもしくはユーザが既に開発し保有する機能ブロックの設計データを用いて半導体基板上にそれらの機能ブロックの機能の実現に必要な素子の拡散層および配線を形成するとともに、ユーザが新たに開発する機能ブロックが配置される基板上でのレイアウト位置に、論理の書込みが可能なゲートアレイ部を形成したものを準備しておき、上記書込み可能なゲートアレイ部で上記ユーザ新規開発機能ブロックを構成して評価テストを行ない、そのテスト結果に基づいて最終論理設計データを得るようにしたことを特徴とする半導体集積回路の設計方法。
【請求項4】 少なくともメーカが開発し保有する機能ブロックまたはユーザが既に開発し保有する機能ブロックと、論理の書込みが可能なゲートアレイ部とが1つの半導体基板上に形成されてなることを特徴とする評価用半導体集積回路。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、半導体集積回路の設計技術さらにはASIC(特定用途向け半導体集積回路)の設計に適用して特に有効な技術に関し、例えばメーカが保有する標準化された機能ブロック(モジュール)とユーザが既に開発し保有する機能ブロック(スタンダード・セル)とユーザが新たに開発した機能ブロック(ゲートアレイ論理)とを組み合わせて1つの半導体集積回路を設計する場合に利用して有効な技術に関する。
【0002】
【従来の技術】近年、汎用LSI(大規模半導体集積回路)に対しASICと呼ばれる半導体集積回路が広く使用されるようになって来ている。従来、ASICと呼ばれる半導体集積回路の開発には、開発期間を短縮するためゲートアレイ方式かスタンダード・セル方式が用いられている。ここで、ゲートアレイ方式とは、予め多数の論理ゲートが半導体チップ上に規則的に配列され、配線を形成することにより所望の論理を実現する方式である。また、スタンダード・セル方式とは、予めライブラリに登録されている標準セル(CPUコアと呼ばれるメガセルが含まれることもある)を用いてLSIを組み立てる方式である。なお、ASICの設計方法に関しては、例えば「日経エレクトロニクス」1988年、3月7日号(no.442)第115頁〜142頁に記載がある。
【0003】上記設計方式のうち、ゲートアレイ方式を用いてASICを開発する場合の設計手法は、一般に次のようなものであった。すなわち、まずユーザにおいて、メーカから提供されるセルライブラリ・ツール等を利用して所望の論理を有する論理回路の設計を行ない、その論理設計データをメーカに渡す。一方、メーカは、規則的な論理ゲートを構成するための拡散層パターンが形成された半導体チップ(配線が形成される前のゲートアレイ・チップ)を製造して待機する。そして、メーカは、ユーザから論理設計データを受け取ると、それに基づいて配線パターンの設計を行ない、上記チップ上に配線を形成した評価用LSIを製造しユーザに提供する。しかる後、ユーザが、メーカから提供されたLSIを実機(ユーザ応用システム)に組み込んで開発したLSIの評価を行なうというものである。
【0004】
【発明が解決しようとする課題】しかしながら、上記のような従来の設計手法にあっては、実機テストで欠陥が発生された場合、論理設計の変更、配線パターンの変更等の後再度LSIを製造し直さなければならないためTAT(ターン・アラウンド・タイム)が長くなるという問題点がある。また、今後メーカが保有するモジュールと呼ばれる標準化された機能ブロックと、ユーザが既に開発し保有するスタンダード・セルと呼ばれる機能ブロックと、ユーザが新たに開発するゲートアレイで構成された機能ブロックとを組み合わせた大規模なASICの開発が多くなると予想される。
【0005】ところが、このようなASICの開発に際してはユーザが必要とする新機能ブロックの論理設計が終了しないとLSI全体の最終的な論理を決定できないため、ユーザから最終的な論理設計データを受け取ってから拡散層の形成を含むプロセスによって評価用LSIを製造することとなる。そのため、そのような大規模なASICの開発はゲートアレイのみからなるLSIを開発する場合に比べて開発期間が長くなるという問題点があることが本発明者らによって明らかにされた。
【0006】この発明の目的は、メーカが保有するモジュールと呼ばれる標準化された機能ブロックもしくはユーザが既に開発し保有するスタンダード・セルと呼ばれる機能ブロックあるいはこれら両方の機能ブロックと、ユーザが新たに開発するゲートアレイで構成された機能ブロックとを組み合わせた大規模ASICを短期間に開発可能な設計手法を提供することにある。
【0007】この発明の他の目的は、メーカが保有するモジュールと呼ばれる標準化された機能ブロックもしくはユーザが既に開発し保有するスタンダード・セルと呼ばれる機能ブロックあるいはこれら両方の機能ブロックと、ユーザが新たに開発するゲートアレイで構成された機能ブロックとを組み合わせた大規模ASICを短期間に開発するのに好適な評価用半導体集積回路を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【0008】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。すなわち、メーカが開発し保有する標準化された機能ブロックまたはユーザが既に開発し保有する機能ブロックあるいはこれら両方の機能ブロックと、ユーザが新たに開発した機能ブロックとを組み合わせて1つの半導体集積回路を設計する場合において、予めメーカが開発し保有する標準化された機能ブロックの設計データもしくはユーザが既に開発し保有する機能ブロックの設計データを用いて半導体基板上にそれらの機能ブロックの機能の実現に必要な素子の拡散層とゲートアレイを構成する素子の拡散層の形成を行なったものを準備しておき、ユーザが新たに開発したゲートアレイで構成される機能ブロックの論理設計データに基づいて当該機能ブロックの配線パターンを設計するとともに、この配線パターンデータおよび上記メーカ保有機能ブロックの設計データと上記ユーザ保有機能ブロックの設計データとを用いて、上記準備された半導体基板全体の配線パターンを決定するようにしたものである。
【0009】また、予めメーカが開発し保有する標準化された機能ブロックの設計データまたはユーザが既に開発し保有する機能ブロックの設計データを用いて半導体基板上にそれらの機能ブロックの機能の実現に必要な素子の拡散層および配線と、これらの機能ブロックとユーザが新たに開発する機能ブロックを外部装置とみなしてそれと接続するための配線とを形成したものを準備しておき、ユーザが新たに開発した機能ブロックを別個の半導体基板上に形成された論理の書込みが可能なゲートアレイで構成し、上記準備された半導体基板と上記書込み可能なゲートアレイで構成されたユーザ新規開発機能ブロックとを接続して評価テストを行ない、そのテスト結果に基づいて最終論理設計データを得るようにしたものである。さらに、上記の場合、ユーザが新たに開発する機能ブロックを外部装置とみなしてそれと接続するための配線を形成する代わりに、ユーザが新たに開発する機能ブロックが配置される基板上でのレイアウト位置に、予め論理の書込みが可能なゲートアレイ部を形成しておくようにしても良い。
【0010】
【作用】上記した手法によれば、メーカはユーザが新たに開発する機能ブロックの論理設計データを受け取る前に目的とする半導体集積回路チップの製造(拡散層形成まで)を開始することができ、上記論理設計データをユーザから受け取った後はその機能ブロックの配線パターンを設計すれば直ちに残りの配線形成工程を行なうことで評価用LSIを製造することができるため、大規模ASICの開発期間の短縮化を図るという目的が達成される。
【0011】
【実施例】以下、本発明の好適な実施例を図面に基づいて説明する。
(実施例1)図1には、本発明に係るLSIの設計方法を適用して好適なASICのブロック構成の一例が示されている。図において、10は単結晶シリコン基板のような半導体基板、11はメーカが過去に設計し保有する標準化されたCPUコアや周辺回路のような機能ブロック(以下、モジュールとも称する)、12はユーザが既に開発し保有する機能ブロック(以下、スタンダード・セルとも称する)、また13はユーザが新たに開発したゲートアレイで構成される機能ブロック、14は例えばメモリや演算器のようにメーカが提供するコンパイラを用いて所望の容量もしくはビット数を有するものが簡単に生成できる機能ブロック等上記以外の機能ブロックである。ただし、メモリや演算器はモジュールまたはスタンダード・セルとして与えられることもある。20は上記半導体基板10の周縁に沿って形成された外部端子としてのボンディングパッドである。
【0012】次に、上記構成のLSIの設計方法を図5を用いて説明する。まず、ユーザはメーカが提供するセルライブラリ・ツール等を利用して所望の論理を有するLSIを実現するのに必要な上記機能ブロック11,12,13,14を決定し、それらを組み合わせたLSI全体の論理設計を行なう。この段階でユーザは、確定した機能ブロック11,12および14の仕様、機能、回路等のデータすなわちモジュールの種類、スタンダード・セルの論理設計データ、コンパイルド・セルの構成等のデータと、未確定部分(ユーザが新たに開発しようとしている機能ブロック13)の規模や入出力信号等のデータをメーカに渡す。これらのデータのうちユーザが既に開発し保有するスタンダード・セルに関しては、回路素子の拡散層パターン・データや配線パターン・データが含まれているのがよい。ユーザは、これらのデータをメーカに渡した後、直ちに未確定部分(機能ブロック13)の論理設計を開始する。
【0013】一方、メーカは、受け取った上記データおよび自己が保有しているモジュールやセルのデータに基づいて、回路のレイアウトを決定した後、確定した機能ブロック11,12および14の部分に関してはそれらのブロックを構成する回路素子の拡散層を、また機能ブロック13に関してはその規模に応じた数の基本論理ゲートからなるゲートアレイを構成するための素子の拡散層を形成するのに必要なマスクの設計、制作を行ない、それらを用いて拡散層が形成された半導体チップ(配線が形成される前のチップ)を製造する。また、各機能ブロック間を接続するための配線パターン設計をして待機する。
【0014】そして、メーカは、ユーザから未確定であった部分の論理設計データを受け取ると、そのデータに基づいて、コンタクトホールやスルーホール、配線パターン等の設計を行なう。次に、その設計データおよび既に受け取っている確定部分(スタンダード・セル)の配線パターン・データおよび自己が保有しているモジュールの配線パターン・データを用いて、上記チップ上に配線を形成した評価用LSIを製造しユーザに提供する。しかる後、ユーザは、メーカから提供された上記評価用LSIを実機(ユーザ応用システム)に組み込んで開発したLSIの評価を行なう。なお、評価の結果、バグが発見されるとユーザは論理の修正を行ない、その修正データはメーカに渡され、配線パターンの修正が行なわれて新たに評価用LSIが製造されてユーザに提供され、再評価されることとなる。この修正のときにも既に準備しておいた拡散層まで形成されたチップが使用される。
【0015】この実施例の設計方法によれば、ユーザが未確定部分(機能ブロック13)の論理設計を行なっている間にメーカは目的とする半導体集積回路チップの製造を開始することができる。そして、上記未確定部分の論理設計データをユーザから受け取った後はその機能ブロックの配線パターンを設計すれば直ちに残りの配線形成工程を行なうことで評価用LSIを完成することができる。そのため、ユーザでの最終論理設計が終了してからデータをメーカに渡してチップの設計、製造を開始していた従来方法に比べて、プロセスの60〜70%を予め先行できるようになり、その結果LSIの開発期間が1.5〜2ヵ月短縮される。また、上記実施例の設計方法によれば、新規開発の機能ブロック13に予め複数の機能回路を組み込んでおいて、配線パターンの変更でいずれかの機能を選択できるようにすることができ、これによって例えば基本機能を同一とし副機能もしくは付加機能のみ異なる複数の品種をシリーズで展開する場合にも、開発期間を短縮することができるという利点がある。
【0016】(実施例2)図2には、本発明に係るLSIの設計方法を適用して好適なASICのブロック構成の他の実施例が示されている。この実施例の評価用LSIは、図1に示されているLSIとほぼ同様の機能ブロックで構成されている。図1の実施例と異なるのは、図1の実施例においてはユーザが新たに開発しようとしている機能ブロック13が、ゲートアレイによって他の機能ブロック11,12,14と同一の半導体チップ10上に形成されるのに対し、この実施例では、ユーザが新たに開発しようとしている機能ブロック13がチップ10上には形成されず、当該機能ブロック13が外部にあると仮定した場合に必要な接続用端子21と、この端子21と他の機能ブロック11,12,14とを結ぶ配線30がチップ10上に形成されている点である。新規開発機能ブロック13が形成されるべき部位は、素子が形成されない空白領域もしくはゲートアレイ用の素子(絶縁膜で被覆され電気的接続がなされていない)が形成された領域とされる。
【0017】この実施例の評価用LSI(以下、エバリュエーションチップと称する)は、図6に示されているように、ユーザが所望の論理を有するLSIを実現するのに必要な上記機能ブロック11,12,13,14を決定し、それらを組み合わせたLSI全体の概略論理設計が終了した段階で、ユーザから渡される確定した機能ブロック11,12および14の仕様、機能、回路等のデータに基づいて、メーカにより直ちに、半導体チップの設計すなわち暫定LSIの回路レイアウト、拡散層および配線パターンの設計が開始され、その設計データに基づいてエバリュエーションチップの製造が行なわれる。完成したエバリュエーションチップは論理をプログラムすることが可能なFPGA(フィールド・プログラマブル・ゲートアレイ)40とともに、ユーザに供給される。なお、このときメーカは、拡散層まで形成したチップすなわち配線が形成されていないチップを同時に形成してストックしておく。
【0018】一方、ユーザはLSI全体の概略論理設計データをメーカに渡した後、新たに開発しようとしている機能ブロック13の詳細論理設計を開始する。そして、この詳細論理設計が終了した時点で既にエバリュエーションチップがメーカから供給されていれば、この詳細論理設計データに基づいてFPGA40に新規開発機能ブロック13の論理をプログラムする。そして、このFPGA40と上記エバリュエーションチップ(10)とを、図3に示すように接続し、さらにこれらを実機(ユーザ応用システム)に組み込んでエバリュエーションチップ(10)およびFPGA40の論理の評価を行なう。図3では、エバリュエーションチップ(10)とFPGA40を別々のパッケージに組み込んで同一プリント基板50上に搭載し、プリント配線51で接続するようにしているが、エバリュエーションチップ(10)とFPGA40を同一のパッケージに組み込んでその中でボンディングワイヤ等で相互に接続するように構成しても良い。
【0019】なお、上記評価の結果、バグが発見されるとユーザは論理の修正を行ない、その修正データに基づいてFPGA40の書換えもしくは入替えを行なって再度評価し、最終論理が決定される。そして、その最終論理データはメーカに渡され、配線パターンの設計が行なわれて、新規開発機能ブロック13を搭載した評価用LSIが製造されてユーザに提供され、最終評価がなされる。この実施例の評価用LSI(エバリュエーションチップ)によれば、ユーザにおける論理の修正が極めて簡単かつ短時間に行なえるため、新規開発機能ブロック13で論理の修正がある度にメーカに配線パターンの変更、評価用LSIの製造の依頼を行なう必要のある実施例1の方法に比べてさらに開発期間の短縮化が可能になるという利点がある。すなわち、本実施例は、2回以上の論理の修正がありそうな場合に利用すると特に有効である。
【0020】(実施例3)図4には、本発明に係るLSIの設計方法を適用して好適なASICのブロック構成の他の実施例が示されている。この実施例の評価用LSIは、実施例2において新規開発機能ブロック13を構成するため別個のチップとされているFPGA40を、評価用LSIと同一の半導体チップ10上に形成するようにしたものである。この実施例の評価用LSIは、FPGAを内蔵しているため実施例2と同様にユーザにおける論理の修正が極めて簡単で、しかもチップ間の接続が不要であるため実施例2に比べて取扱いが容易であるという利点がある。
【0021】以上説明したように、上記実施例は、少なくともメーカが開発し保有する標準化された機能ブロックまたはユーザが既に開発し保有する機能ブロックあるいはこれら両方の機能ブロックと、ユーザが新たに開発した機能ブロックとを組み合わせて1つの半導体集積回路を設計する場合において、予めメーカが開発し保有する機能ブロックの設計データまたはユーザが既に開発し保有する機能ブロックの設計データを用いて半導体基板上にそれらの機能ブロックおよびその機能の実現に必要な素子の拡散層およびゲートアレイを構成する素子の拡散層を形成したものを準備しておき、ユーザが新たに開発したゲートアレイで構成される機能ブロックの論理設計データに基づいて当該機能ブロックの配線パターンを設計するとともに、この配線パターンデータおよび上記メーカ保有機能ブロックのデータと上記ユーザ保有機能ブロックのデータとを用いて上記準備された半導体基板全体の配線パターンを決定するようにしたので、メーカはユーザが新たに開発する機能ブロックの論理設計データを受け取る前に目的とする半導体集積回路チップの製造(拡散層形成まで)を開始することができ、上記論理設計データをユーザから受け取った後はその機能ブロックの配線パターンを設計すれば直ちに残りの配線形成工程を行なうことで評価用LSIを製造することができるため、大規模ASICの開発期間の短縮化を図ることができるという効果がある。さらに、各機能ブロックを半導体チップに搭載するにあたり、各々の信号入出力部にテスト用回路を付加し、パッケージの端子より読出し、書込みが行なえるように構成することによって、テストの容易化を図ることができ、LSIのテスト時間の短縮ひいてはASICの開発期間の短縮に一層の効果を上げることができる。
【0022】以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば上記実施例では、メーカが保有する標準化された機能ブロックと、ユーザが既に開発し保有する機能ブロックと、ユーザが新たに開発したゲートアレイで構成される機能ブロックと、上記以外の機能ブロックとを組み合わせて1つの半導体集積回路を設計する場合について説明したが、この発明はそれに限定されるものでなく、メーカが保有する標準化された機能ブロックとユーザが新たに開発したゲートアレイで構成される機能ブロックとを組み合わせて1つの半導体集積回路を設計する場合や、ユーザが既に開発し保有する機能ブロックとユーザが新たに開発したゲートアレイで構成される機能ブロックとを組み合わせて1つの半導体集積回路を設計する場合にも、適用することができる。
【0023】以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるCPUコアを有するシングルチップ・マイコンのような制御用LSIの開発に適用した場合について説明したが、この発明はそれに限定されず、既に使用されて実績のある回路を利用して新たな機能を有するLSIを開発する場合一般に利用することができる。
【0024】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、メーカが開発し保有するモジュールと呼ばれる標準化された機能ブロックもしくはユーザが既に開発し保有するスタンダード・セルと呼ばれる機能ブロックあるいはこれら両方の機能ブロックと、ユーザが新たに開発するゲートアレイで構成された機能ブロックとを組み合わせた大規模ASICを短期間に開発することができる。




 

 


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