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発明の名称 半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−224235
公開日 平成6年(1994)8月12日
出願番号 特願平5−9212
出願日 平成5年(1993)1月22日
代理人 【弁理士】
【氏名又は名称】武 顕次郎
発明者 真柄 正隆 / 高田 正典 / 村上 進 / 横田 武司 / 望月 康弘
要約 目的
集電電極を有する半導体装置において、集電電極の取り付けが容易で接着材料による汚染が少なく、集電電極取り付けの際に起こる半導体基体のチッピングを防止することのできる半導体装置。

構成
半導体部材100は、n型層1、p型層2、n型高濃度層10により形成され、また、半導体基体110は、半導体部材100と、アノード電極5と、カソード電極6とパッシベーション膜80とから形成されている。アノード電極5は、半導体基体110の半導体部材100より大口径であり、パッシベーション膜80に接触して高耐圧と高信頼とを達成可能とするための集電電極の役目を果たしている。パッケージの上蓋200の集電電極部7は、半導体素子としてのダイオードのカソード電極6と低抵抗接触していると共に、パッシベーション膜80と接触し、パッシベーション膜80内に存在する電荷を集電して、ダイオードの高耐圧・高信頼性を達成するための機能を果たしている。
特許請求の範囲
【請求項1】 一対の主表面を有し、少なくとも1つのpn接合を有する半導体部材の側面に露出したpn接合が保護膜により被覆され、両主表面に低抵抗接触させた主電極を有する半導体基体と、該半導体基体を収容する上蓋、側壁及び底板とからなるパッケージと、前記保護膜に対する集電電極と、前記半導体基体の両主電極のそれぞれに低抵抗接触する外部電極とを備えて構成され、前記保護膜が前記パッケージの側壁に接していない半導体装置において、少なくとも一方の前記外部電極の半導体基体と接触する面と平行な面が前記半導体基体よりも外側に延在し、この延在した部分が前記保護膜に接触して前記集電電極を形成していることを特徴とする半導体装置。
【請求項2】 一対の主表面を有し、少なくとも1つのpn接合を有する半導体部材の側面に露出したpn接合が保護膜により被覆され、両主表面に低抵抗接触させた主電極を有する半導体基体と、該半導体基体を収容する上蓋、側壁及び底板とからなるパッケージと、前記保護膜に対する集電電極と、前記半導体基体の両主電極のそれぞれに低抵抗接触する外部電極とを備えて構成され、前記保護膜が前記パッケージの側壁に接していない半導体装置において、前記集電電極は、前記主表面の少なくとも一方の側で、前記半導体基体よりも外側で前記保護膜の前記主表面に平行な部分に接触し、かつ、外部電極に低抵抗接触させられていること特徴とする半導体装置。
【請求項3】 一対の主表面を有し、少なくとも1つのpn接合を有する半導体部材の側面に露出したpn接合が保護膜により被覆され、両主表面に低抵抗接触させた主電極を有する半導体基体と、該半導体基体を収容する上蓋、側壁及び底板とからなるパッケージと、前記保護膜に対する集電電極と、前記半導体基体の両主電極のそれぞれに低抵抗接触する外部電極とを備えて構成され、前記保護膜が前記パッケージの側壁に接していない半導体装置において、前記集電電極は、少なくとも一方の主電極と外部電極との間に両電極と低抵抗接触するように配置され、該集電電極の半導体基体と接触する面と平行な面が前記半導体基体よりも外側に延在し、この延在した部分が前記保護膜に接触していることを特徴とする半導体装置。
【請求項4】 前記両主電極が金属材の蒸着によって形成されていることを特徴とする請求項1、2または3記載の半導体装置。
【請求項5】 前記主電極の一方が半導体基体の半導体部材と合金接続されて形成されていることを特徴とする請求項1、2または3記載の半導体装置。
【請求項6】 前記主電極の一方が半導体基体の半導体部材と合金接続されて形成され、半導体基体の外側で前記保護膜と接触することにより、集電電極として作用していることを特徴とする請求項1、2または3記載の半導体装置。
【請求項7】 前記外部電極が、前記パッケージの上蓋及び底板のそれぞれにより形成されることを特徴とする請求項1ないし6うち1記載の半導体装置。
【請求項8】 前記半導体部材が、一方の主電極に隣接するp型エミッタ層と、p型エミッタ層に隣接するn型ベース層と、n型ベース層に隣接し部分的に他方の主電極に隣接するp型ベース層と、p型ベース層に隣接し他方の主電極に隣接するn型エミッタ層の4層からなることを特徴とする請求項1ないし7のうち1記載の半導体装置。
【請求項9】 前記半導体部材の側面がベベル加工されていることを特徴とする請求項8記載の半導体装置。
【請求項10】 前記半導体部材の側面がシグマ(Σ)形状にベベル加工されていることを特徴とする請求項8記載の半導体装置。
【請求項11】 前記半導体部材の側面のpベース層とnベース層とが、また、pエミッタ層とnベース層とが正ベベルに加工されていることを特徴とする請求項8記載の半導体装置。
【請求項12】 前記半導体部材の側面のpベース層とnベース層とが負ベベルに加工され、かつ、pエミッタ層とnベース層とが正ベベルに加工されていることを特徴とする請求項8記載の半導体装置。
【請求項13】 前記半導体部材の側面のpベース層とnベース層とが負ベベルに加工され、かつ、pエミッタ層とnベース層とが負ベベルに加工されていることを特徴とする請求項8記載の半導体装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、半導体基体の半導体部材側面にpn接合の保護膜を有する半導体装置に係り、特に、特性の安定性に優れたパッケージ構造を備える半導体装置に関する。
【0002】
【従来の技術】半導体基体の半導体部材の側面にpn接合に対する保護膜を有し、その保護膜がアノード電極及びカソード電極のそれぞれと接触しており、かつ、半導体部材より大口径の電極にアノード側、カソード側が接する構造の高耐圧半導体装置に関する従来技術として、例えば、特公昭63−9670号公報等に記載された技術が知られている。
【0003】この従来技術は、サイリスタのアノード電極と電気的に接続され、かつ、半導体基体より大口径の補助導電材料板(以下集電電極と称する)と、カソード電極と電気的に接続され、かつ、半導体基体より大口径の集電電極とを備えて構成されるものである。
【0004】また、pn接合の保護膜がアノード電極及びカソード電極のそれぞれと接触させられている半導体装置に関する従来技術として、例えば、特開昭56−35440号公報等に記載された技術が知られている。
【0005】この従来技術は、パッケージの中に半導体素子を組み込み、素子とパッケージとの隙間をシリコンゴム等の材料で充填した構成を備えるものである。
【0006】
【発明が解決しようとする課題】前述した特公昭63−9670号公報に記載された従来技術は、半導体部側面のpn接合に対する保護膜内に存在する正負の電荷を集電電極から逃がすことができ、これにより、サイリスタ側面におけるpnp構造部のp層表面でのリーク電流を低減させ、n層端部の空乏層がp層方向へ延びるのを防止して、素子の信頼性を向上させることのできるものである。
【0007】しかし、この従来技術は、集電電極が半導体基体内に組み込まれているため、実際にこの集電電極を半導体基体に取り付ける際、半導体基体の半導体部材端部と集電電極との接触により、半導体基体の半導体部材端部が欠け、あるいは、集電電極が半導体部材上でずれて、半導体基体または半導体部材に対して偏心してしまう等の問題点を有している。
【0008】さらに、この従来技術は、集電電極と半導体基体の半導体部材とを接着するために接着材料を使用する場合、半導体基体の半導体部材端面に露出している低濃度の半導体層を汚染する恐れがあり、また、集電電極を半導体基体内に形成した後保護膜を形成しているため、その作製工程が繁雑であるという問題点を有している。
【0009】また、前述した特開昭56−35440号公報に記載された従来技術は、パッケージ内に組み込まれた半導体素子が機械的に破壊した場合に、その破片が飛散することを防止する目的で、半導体素子を組み込んだパッケージ内に、シリコーンゴム等のパッシベーション材を充填したものである。
【0010】そして、この従来技術は、パッケージのカソード側の電極が、充填されたパッシベーション材より内側にあり、パッシベーション材の半導体部材より内側でかつ半導体部材主表面と垂直な面が、パッケージカソード側の電極と接しているため、前記電極が集電電極として作用する効果を持たないという問題点を有している。
【0011】本発明の目的は、前述した従来技術の問題点を解決し、集電電極を持つ半導体装置において、集電電極の取り付けを容易にし、集電電極が半導体基体または半導体部材に対して偏心し、あるいは、半導体基体の半導体部材端部と集電電極との接触により半導体基体端部が欠ける等を生じることのない、また、集電電極と半導体基体とを接着する接着材料によって半導体部材の端面が汚染されることのない構造を持った半導体装置を提供することにある。
【0012】さらに、本発明の目的は、集電電極が半導体基体内に導入されていない一般のサイリスタ構造及び製造プロセスを全く変更することなく集電電極を形成することのできる構造を備えた半導体装置を提供することにある。
【0013】
【課題を解決するための手段】本発明によれば前記目的は、一対の主表面を有し、少なくとも1つのpn接合を有する半導体部材の側面に露出したpn接合が保護膜により被覆され、両主表面に低抵抗接触させた主電極を有する半導体基体と、該半導体基体を収容する上蓋、側壁及び底板とからなるパッケージと、前記保護膜に対する集電電極と、前記半導体基体の両主電極のそれぞれに低抵抗接触する外部電極とを備えて構成され、前記保護膜が前記パッケージの側壁に接していない半導体装置において、少なくとも一方の前記外部電極の半導体基体と接触する面と平行な面が前記半導体基体よりも外側に延在し、この延在した部分が前記保護膜に接触して前記集電電極を形成するようにすることにより達成される。
【0014】また、前記目的は、前述の半導体装置において、集電電極が、半導体部材の主表面の少なくとも一方の側で、半導体基体よりも外側で保護膜の前記主表面に平行な部分に接触し、かつ、外部電極に低抵抗接触させられるようにすることにより達成される。
【0015】さらに、前記目的は、前述の半導体装置において、集電電極が、少なくとも一方の主電極と外部電極との間に両電極と低抵抗接触するように配置され、該集電電極の半導体基体と接触する面と平行な面が前記半導体基体よりも外側に延在し、この延在した部分が保護膜に接触するようにすることにより達成される。
【0016】
【作用】本発明による半導体装置は、集電電極が半導体基体の一部となるような構造ではなく、半導体基体の外部から集電電極を形成しているため、集電電極を取り付ける際に、集電電極が半導体基体または半導体部材に対して偏心した場合にも調整が可能である。このため、本発明は、集電電極の偏心を防止でき、また、集電電極と半導体基体の半導体部材端部との接触により、半導体基体の半導体部材端部が欠けることを防止することができる。
【0017】また、本発明は、汚染源となる他の接着物質を用いることなく集電電極を取り付けることができると共に、集電電極が半導体基体内に導入されていない一般のサイリスタ構造及び製造プロセスを全く変更することなく集電電極を形成することができる。
【0018】
【実施例】以下、本発明による半導体装置の実施例を図面により詳細に説明する。
【0019】図1は本発明の第1の実施例の構造を説明する断面図である。この図1に示す実施例は、パッケージにダイオードを収容して構成した半導体装置の例である。図1において、1はn型層、2はp型層、5はアノード電極、6はカソード電極、7は集電電極部、10はn型高濃度層、80はパッシベーション膜、100は半導体部材、110は半導体基体、200はパッケージの上蓋、250はパッケージ本体、260はパッケージの底板、270はパッケージの側壁である。
【0020】図1に示す本発明の第1の実施例において、n型層1、それに隣接するp型層2、及び、n型層1とアノード電極5に隣接するn型高濃度層10の3つの半導体層と、n型高濃度層10にアルミニウム等を鑞材として合金接続されたタングステン、モリブデン板等によるアノード電極5と、p型層2に接続されたカソード電極6とによりダイオードが構成されている。
【0021】そして、図1において、半導体部材100は、n型層1、それに隣接するp型層2、及び、n型層1とアノード電極5に隣接するn型高濃度層10の3つの半導体層により形成され、また、半導体基体110は、前述の構成を持つ半導体部材100と、アノード電極5と、カソード電極6とパッシベーション膜80とから形成されている。
【0022】アノード電極5は、半導体基体110の半導体部材100より大口径であり、パッシベーション膜80と接触して、半導体装置の高耐圧と高信頼とを達成可能とするためのアノード側の集電電極の役目を果たしている。また、パッシベーション膜80は、半導体部材100の側面に露出するpn接合に対する保護膜であり、アノード電極5に接している。
【0023】前述のように構成される半導体基体110は、パッケージ内に収容されており、パッケージは、図1に示すように、上蓋200と、底板260と、パッケージ本体250を形成する側壁270とにより構成されている。そして、パッケージの上蓋200は、カソード側の外部電極を形成するものであり、カソード電極6と低抵抗接触する部分を有している。また、パッケージの底板260は、アノード側の外部電極を形成するものであり、アノード電極5と低抵抗接触する部分を有している。
【0024】また、パッケージの上蓋200の集電電極部7は、半導体素子としてのダイオードのカソード電極6と低抵抗接触していると共に、パッシベーション膜80と接触している部分であり、半導体基体110の半導体部材100より外側に存在する部分であり、パッシベーション膜80内に存在する電荷を集電して、ダイオードの高耐圧・高信頼性を達成するためのカソード側の集電電極としての機能を果たしている。
【0025】前述したように構成される本発明の第1の実施例によれば、半導体素子としてのダイオードの外部から集電電極を形成することができ、半導体部材の作製工程に集電電極を取り付けるための工程を導入しなくてもよいので、工程数を少なくすることができ、また、集電電極と半導体基体との接触により半導体基体端部に欠けを生じさせ、あるいは、集電電極と半導体基体との接着材が素子端面を汚染するといった問題点を解消することができる。
【0026】図2は本発明の第2の実施例の構造を説明する断面図である。この図2に示す実施例は、図1の場合と同様に、パッケージにダイオードを収容して構成した半導体装置の例である。図2における図の符号は図1の場合と同一である。
【0027】図1により説明した本発明の第1の実施例は、アノード電極5が集電電極の役割をも兼ねていたが、図2に示す本発明の第2の実施例は、ダイオードのアノード5電極を、アルミニウム等の蒸着によって形成し、集電電極の役割を持たないものとしたものである。そして、この本発明の第2の実施例は、外部電極であるパッケージの底板260に、本発明の第1の実施例における上蓋200と同様に、アノード側の集電電極の役割を果たす部分である集電電極部7を持たせたものである。
【0028】このパッケージの底板260の集電電極部7は、半導体素子のアノード電極5と低抵抗接触させられると共に、パッシベーション膜80と接触する半導体基体110の半導体部材100より外側に存在する部分であり、ダイオードの高耐圧・高信頼性を達成するための機能を果たしている。
【0029】このような本発明の第2の実施例によっても、本発明の第1の実施例と同様な効果を得ることができる。
【0030】図3は本発明の第3の実施例の構造を説明する断面図であり、パッケージにダイオードを収容して構造した半導体装置の例である。図3において、71は導電体であり、他の符号は図1の場合と同一である。
【0031】図3に示す本発明の第3の実施例は、図1の場合と同様に、アノード電極5が、n型高濃度層10にアルミニウム等の鑞材により合金接続されたタングステン、モリブデン板等により形成され、アノード側の集電電極の役割を果たしている。
【0032】そして、この本発明の第3の実施例は、素子を収容するパッケージの本体部分250に、半導体部材100より外側に存在し、かつ、パッシベーション膜80と接触し、半導体装置のカソード電極6とパッケージの上蓋200を介して低抵抗接触するような集電電極として作用する導電体71が備えられて構成されている。従って、この第3の実施例は、パッケージの上蓋200には集電電極部が設けられていない。
【0033】この本発明の第3の実施例は、前述の導電体71が、ダイオードの高耐圧・高信頼性を達成するためのカソード側の集電電極の機能を果たしており、本発明の第1の実施例と同様な効果を得ることができる。
【0034】図4は本発明の第4の実施例の構造を説明する断面図であり、パッケージにダイオードを収容して構成した半導体装置の例である。図4における図の符号は図3の場合と同一である。
【0035】図4に示す本発明の第4の実施例は、カソード電極側を図3の場合と同様に構成すると共に、アノード電極側もカソード電極側と同様な構成としたものである。すなわち、図4において、アノード電極5は、アルミニウム等の蒸着によって形成され、集電電極の役割を持たないようにされ、外部電極であるパッケージの底板260に低抵抗接触されている。
【0036】そして、この本発明の第4の実施例は、パッケージの底板260に、半導体部材100より外側に存在し、かつ、パッシベーション膜80と接触し、半導体装置のアノード電極5とパッケージの底板260を介して低抵抗接触するようなアノード側の集電電極として作用する導電体71が備えられて構成されている。
【0037】この本発明の第4の実施例は、前述の2つの導電体71が、ダイオードの高耐圧・高信頼性を達成するためのカソード側及びアノード側の集電電極の機能を果たしており、本発明の第1の実施例と同様な効果を得ることができる。
【0038】図5は本発明の第5の実施例の構造を説明する断面図であり、パッケージにダイオードを収容して構成した半導体装置の例である。図5において、300は金属板、72は集電電極部であり、他の符号は図1の場合と同一である。
【0039】この本発明の第5の実施例は、アノード電極5が、図1の場合と同様に、n型高濃度層10にアルミニウム等の鑞材により合金接続されたタングステン、モリブデン板等により形成されて構成され、アノード電極5が、アノード側の集電電極の役割を果たしている。
【0040】そして、図5に示す本発明の第5の実施例は、カソード側に、半導体部材100より大口径であり、パッシベーション膜80と接触する集電電極部72を有し、カソード電極6及びパッケージ上蓋200と低抵抗接触しているカソード側の集電電極として作用する金属板300が設けられて構成されている。
【0041】この本発明の第5の実施例は、前述の金属板300の半導体部材より大口径である集電電極部72が、高耐圧・高信頼性を達成するためのカソード側の集電電極の機能を果たしており、本発明の第1の実施例と同様な効果を得ることができる。
【0042】図6は本発明の第6の実施例の構造を説明する断面図であり、パッケージにダイオードを収容して構成した半導体装置の例である。図6における図の符号は図5の場合と同一である。
【0043】この本発明の第6の実施例は、アノード電極5がアルミニウム等の蒸着によって形成され、集電電極の役割をもたないようにされ、このアノード側の構成を、図5により説明したカソード側と同様に構成したものである。
【0044】すなわち、図6に示す本発明の第6の実施例は、カソード側が図5により説明したカソード側と同一に構成され、アノード側にもカソード側同様に集電電極の役割を持つ金属板300設けて構成したものである。この金属板300は、半導体部材100より大口径であり、パッシベーション膜80と接触する集電電極部72を有し、アノード電極5と低抵抗接触している。
【0045】この本発明の第6の実施例は、前述の2つの集電電極としての金属板300の半導体部材より大口径であり、パッシベーション膜80と接触している集電電極部72が、高耐圧・高信頼性を達成するためのカソード側及びアノード側の集電電極の機能を果たしており、本発明の第1の実施例と同様な効果を得ることができる。
【0046】図7は本発明の第7の実施例の構造を説明する断面図であり、パッケージにサイリスタを収容して構成した半導体装置の例である。図7において、3はp型層、4はn型層であり、他の符号は図1の場合と同一である。
【0047】サイリスタは、3個以上のpn接合を有し、電気的、光学的等のトリガ手段により電流阻止状態から導通状態への切り替え、また、その逆の切り替えを行うことのできる半導体装置である。
【0048】図7に示す本発明の第7の実施例による半導体装置は、n型層4、p型層2、n型層1、p型層3が、それぞれ、n型エミッタ層4、p型ベース層2、n型ベース層1、p型エミッタ層3として作用し、これらの4つの半導体層によりサイリスタが構成されている。また、この半導体装置は、p型エミッタ層3にアルミニウム等の鑞材を介して合金接続されたタングステン、モリブデン板等のアノード電極5と、p型ベース層2に部分的に短絡されてn型エミッタ層4に接続されたカソード電極6とを備えている。
【0049】そして、この図7に示す本発明の第7の実施例おいて、半導体部材100は、n型エミッタ層4、p型ベース層2、n型ベース層1、p型エミッタ層3の4つの半導体層からなり、半導体基体110は、半導体部材100と、アノード電極5と、カソード電極6と、パッシベーション膜80とからなる。
【0050】前述のアノード電極5は、図1により説明した本発明の第1の実施例と同様に、半導体部材100より大口径であり、半導体素子としてのサイリスタの高耐圧と高信頼性とを与えるためのアノード側の集電電極の役目を果たしている。
【0051】そして、パッケージの上蓋200は、カソード側の外部電極として作用し、カソード電極6と低抵抗接触する部分を有している。また、パッケージの底板260は、アノード側の外部電極として作用し、アノード電極5と低抵抗接触する部分を有している。
【0052】また、パッケージの上蓋200の集電電極部7は、半導体素子としてのサイリスタのカソード電極6と低抵抗接触していると共に、パッシベーション膜80と接触している部分であり、半導体基体110の半導体部材100より外側に存在する部分であり、パッシベーション膜80内に存在する電荷を集電して、サイリスタの高耐圧・高信頼性を達成するためのカソード側の集電電極としての機能を果たしている。
【0053】このように構成される本発明の第7の実施例よれば、半導体素子としてのサイリスタの外部から集電電極を形成することができ、半導体装置の作製工程に集電電極を取り付けるための工程を導入しなくてもよいので、工程数を少なくすることができ、また、集電電極と半導体基体との接触により半導体基体端部に欠けを生じさせ、あるいは、集電電極と半導体基体との接着材が素子端面を汚染するといった問題点を解消することができる。
【0054】図8〜図10は本発明の第8〜第10の実施例の構造を説明する断面図である。これらの本発明の実施例は、図7により説明した本発明の第7の実施例において、半導体部材100の側面にベベル加工を施したものである。図8〜図10において、400、401、410、411、430〜432はベベル加工面であり、他の符号は図7の場合と同一である。
【0055】図8に示す本発明の第8の実施例は、半導体部材100の側面のn型ベース層1とp型ベース層2とを正ベベルに加工して加工面400を形成し、n型ベース層1とp型エミッタ層3とを正ベベルに加工して加工面401を形成することにより、半導体部材100の側面をシグマ(Σ)形状に加工したものである。
【0056】図9に示す本発明の第9の実施例は、半導体部材100の側面のn型ベース層1とp型ベース層2とを負ベベルに加工して加工面410を形成し、n型ベース層1とp型エミッタ層3とを正ベベルに加工して加工面411を形成することにより、半導体部材100の側面を、一般に、二段コンタと呼ばれる形状に加工したものである。
【0057】図10に示す本発明の第10の実施例は、半導体部材100の側面のn型ベース層1とp型ベース層2とを負ベベルに加工して加工面410を形成し、n型ベース層1に加工面431、430及び432を形成し、n型ベース層1とp型エミッタ層3とを負ベベルに加工して加工面420を形成することにより、半導体部材100の側面を、一般に、ダブルネガティブベベルと呼ばれる形状に加工したものである。
【0058】これらの本発明の第8〜第9の実施例によれば、本発明の第7の実施例による効果と同一の効果を得ることができ、加えて、各ベベル加工による効果を得ることができる。
【0059】図11は本発明の第11の実施例の構造を説明する断面図であり、図の符号は図7の場合と同一である。
【0060】前述した図7の本発明の第7の実施例は、アノード電極5が集電電極の役割をも兼ねていたが、この本発明の第11の実施例は、サイリスタのアノード電極5をアルミニウム等の蒸着によって形成し、集電電極の役割を持たないものとしている。そして、この本発明の第11の実施例は、外部電極であるパッケージの底板260に、上蓋200と同様に、集電電極の役割を果たす部分である集電電極部7を持たせたものである。
【0061】このパッケージの底板260の集電電極部7は、半導体素子であるサイリスタのアノード電極5と低抵抗接触させられると共に、パッシベーション膜80と接触する、半導体基体110の半導体部材100より外側に存在する部分であり、サイリスタの高耐圧・高信頼性を達成するためのアノード側の集電電極の機能を果たしている。
【0062】このような本発明の第11の実施例によっても、本発明の第7の実施例と同様な効果を得ることができる。
【0063】図12〜図14は本発明の第12〜第14の実施例の構造を説明する断面図である。これらの本発明の実施例は、図11により説明した本発明の第11の実施例において、半導体部材100の側面にベベル加工を施したものである。
【0064】図12に示す本発明の第12の実施例は、半導体部材100の側面のn型ベース層1とp型ベース層2とを正ベベルに加工して加工面400を形成し、n型ベース層1とp型エミッタ層3とを正ベベルに加工して加工面401を形成することにより、半導体部材100の側面をシグマ(Σ)形状に加工したものである。
【0065】図13に示す本発明の第13の実施例は、半導体部材100の側面のn型ベース層1とp型ベース層2とを負ベベルに加工して加工面410を形成し、n型ベース層1とp型エミッタ層3とを正ベベルに加工して加工面411を形成することにより、半導体部材100の側面を、一般に、二段コンタと呼ばれる形状に加工したものである。
【0066】図14に示す本発明の第14の実施例は、半導体部材100の側面のn型ベース層1とp型ベース層2とを負ベベルに加工して加工面410を形成し、n型ベース層1に加工面431、430及び432を形成し、n型ベース層1とp型エミッタ層3とを負ベベルに加工して加工面420を形成することにより、半導体部材100の側面を、一般に、ダブルネガティブベベルと呼ばれる形状に加工したものである。
【0067】これらの本発明の第12〜第14の実施例によれば、本発明の第11の実施例による効果と同一の効果を得ることができ、加えて、各ベベル加工による効果を得ることができる。
【0068】図15は本発明の第15の実施例の構造を説明する断面図であり、パッケージにサイリスタを収容した場合の例である。図の符号は、図3、図7の場合と同一である。
【0069】図15に示す本発明の第15の実施例は、図7の場合と同様に、アノード電極5が、p型エミッタ層3にアルミニウム等の鑞材により合金接続されたタングステン、モリブデン板等により形成され、アノード側の集電電極の役割を果たしている。
【0070】そして、この本発明の第15の実施例は、素子を収容するパッケージの本体部分250に、半導体部材100より外側に存在し、かつ、パッシベーション膜80と接触し、半導体装置のカソード電極6とパッケージの上蓋200を介して低抵抗接触するような集電電極である導電体71が備えられて構成されている。従って、この第15の実施例は、パッケージの上蓋200には集電電極部が設けられていない。
【0071】この本発明の第15の実施例は、前述の導電体71が、サイリスタの高耐圧・高信頼性を達成するためのカソード側の集電電極の機能を果たしており、本発明の第7の実施例と同様な効果を得ることができる。
【0072】図16〜図18は本発明の第16〜第18の実施例の構造を説明する断面図である。これらの本発明の実施例は、図15により説明した本発明の第15の実施例において、半導体部材100の側面にベベル加工を施したものである。
【0073】図16に示す本発明の第16の実施例は、半導体部材100の側面のn型ベース層1とp型ベース層2とを正ベベルに加工して加工面400を形成し、n型ベース層1とp型エミッタ層3とを正ベベルに加工して加工面401を形成することにより、半導体部材100の側面をシグマ(Σ)形状に加工したものである。
【0074】図17に示す本発明の第17の実施例は、半導体部材100の側面のn型ベース層1とp型ベース層2とを負ベベルに加工して加工面410を形成し、n型ベース層1とp型エミッタ層3とを正ベベルに加工して加工面411を形成することにより、半導体部材100の側面を、一般に、二段コンタと呼ばれる形状に加工したものである。
【0075】図18に示す本発明の第18の実施例は、半導体部材100の側面のn型ベース層1とp型ベース層2とを負ベベルに加工して加工面410を形成し、n型ベース層1に加工面431、430及び432を形成し、n型ベース層1とp型エミッタ層3とを負ベベルに加工して加工面420を形成することにより、半導体部材100の側面を、一般に、ダブルネガティブベベルと呼ばれる形状に加工したものである。
【0076】これらの本発明の第16〜第18の実施例によれば、本発明の第15の実施例による効果と同一の効果を得ることができ、加えて、各ベベル加工による効果を得ることができる。
【0077】図19は本発明の第19の実施例の構造を説明する断面図であり、パッケージにサイリスタを収容して構成した半導体装置の例である。図19における図の符号は図15の場合と同一である。
【0078】図19に示す本発明の第19の実施例は、カソード電極側を図15の場合と同様に構成すると共に、アノード電極側もカソード電極側と同様な構成としたものである。すなわち、図19において、アノード電極5は、アルミニウム等の蒸着によって形成され、集電電極の役割を持たないようにされ、外部電極であるパッケージの底板260に低抵抗接触されている。
【0079】そして、この本発明の第19の実施例は、パッケージの底板260に、半導体部材100より外側に存在し、かつ、パッシベーション膜80と接触し、半導体装置のアノード電極5とパッケージの底板260を介して低抵抗接触するような集電電極である導電体71が備えられて構成されている。
【0080】この本発明の第19実施例は、前述の2つの導電体71が、サイリスタの高耐圧・高信頼性を達成するためのカソード側及びアノード側の集電電極の機能を果たしており、本発明の第15の実施例と同様な効果を得ることができる。
【0081】図20〜図22は本発明の第20〜第22の実施例の構造を説明する断面図である。これらの本発明の実施例は、図19により説明した本発明の第19の実施例において、半導体部材100の側面にベベル加工を施したものである。
【0082】図20に示す本発明の第20の実施例は、半導体部材100の側面のn型ベース層1とp型ベース層2とを正ベベルに加工して加工面400を形成し、n型ベース層1とp型エミッタ層3とを正ベベルに加工して加工面401を形成することにより、半導体部材100の側面をシグマ(Σ)形状に加工したものである。
【0083】図21に示す本発明の第21の実施例は、半導体部材100の側面のn型ベース層1とp型ベース層2とを負ベベルに加工して加工面410を形成し、n型ベース層1とp型エミッタ層3とを正ベベルに加工して加工面411を形成することにより、半導体部材100の側面を、一般に、二段コンタと呼ばれる形状に加工したものである。
【0084】図22に示す本発明の第22の実施例は、半導体部材100の側面のn型ベース層1とp型ベース層2とを負ベベルに加工して加工面410を形成し、n型ベース層1に加工面431、430及び432を形成し、n型ベース層1とp型エミッタ層3とを負ベベルに加工して加工面420を形成することにより、半導体部材100の側面を、一般に、ダブルネガティブベベルと呼ばれる形状に加工したものである。
【0085】これらの本発明の第20〜第22の実施例によれば、本発明の第19の実施例による効果と同一の効果を得ることができ、加えて、各ベベル加工による効果を得ることができる。
【0086】図23は本発明の第23の実施例の構造を説明する断面図であり、パッケージにサイリスタを収容した場合の例である。図の符号は、図5、図7の場合と同一である。
【0087】図23に示す本発明の第23の実施例は、図7の場合と同様に、アノード電極5が、pエミッタ層3にアルミニウム等の鑞材により合金接続されたタングステン、モリブデン板等により形成され、アノード側の集電電極の役割を果たしている。
【0088】そして、図23に示す本発明の第23の実施例は、カソード側に、半導体部材100より大口径であり、パッシベーション膜80と接触する集電電極部72を有し、カソード電極6及びパッケージ上蓋200と低抵抗接触する集電電極として作用する金属板300が設けられて構成されている。
【0089】この本発明の第23の実施例は、前述の金属板300の半導体部材より大口径である集電電極部72が、サイリスタの高耐圧・高信頼性を達成するためのカソード側の集電電極の機能を果たしており、本発明の第7の実施例と同様な効果を得ることができる。
【0090】図24〜図26は本発明の第24〜第26の実施例の構造を説明する断面図である。これらの本発明の実施例は、図23により説明した本発明の第23の実施例において、半導体部材100の側面にベベル加工を施したものである。
【0091】図24に示す本発明の第24の実施例は、半導体部材100の側面のn型ベース層1とp型ベース層2とを正ベベルに加工して加工面400を形成し、n型ベース層1とp型エミッタ層3とを正ベベルに加工して加工面401を形成することにより、半導体部材100の側面をシグマ(Σ)形状に加工したものである。
【0092】図25に示す本発明の第25の実施例は、半導体部材100の側面のn型ベース層1とp型ベース層2とを負ベベルに加工して加工面410を形成し、n型ベース層1とp型エミッタ層3とを正ベベルに加工して加工面411を形成することにより、半導体部材100の側面を、一般に、二段コンタと呼ばれる形状に加工したものである。
【0093】図26に示す本発明の第26の実施例は、半導体部材100の側面のn型ベース層1とp型ベース層2とを負ベベルに加工して加工面410を形成し、n型ベース層1に加工面431、430及び432を形成し、n型ベース層1とp型エミッタ層3とを負ベベルに加工して加工面420を形成することにより、半導体部材100の側面を、一般に、ダブルネガティブベベルと呼ばれる形状に加工したものである。
【0094】これらの本発明の第24〜第26の実施例によれば、本発明の第23の実施例による効果と同一の効果を得ることができ、加えて、各ベベル加工による効果を得ることができる。
【0095】図27は本発明の第27の実施例の構造を説明する断面図であり、パッケージにサイリスタを収容した場合の例である。図の符号は、図23の場合と同一である。
【0096】この本発明の第27の実施例は、アノード電極5がアルミニウム等の蒸着によって形成され、集電電極の役割を持たないようにされ、このアノード側の構成を、図23により説明したカソード側と同様に構成したものである。
【0097】すなわち、図27に示す本発明の第27の実施例は、カソード側が図23により説明したカソード側と同一に構成され、アノード側にもカソード側と同様に集電電極の役割を持つ金属板300を設けて構成したものである。この金属板300は、半導体部材100より大口径であり、パッシベーション膜80と接触する集電電極部72を有し、アノード電極5と低抵抗接触している。
【0098】この本発明の第27の実施例は、前述の2つの金属板300の半導体部材より大口径であり、パッシベーション膜80と接触している集電電極部72が、サイリスタの高耐圧・高信頼性を達成するためのカソード側及びアノード側の集電電極の機能を果たしており、本発明の第23の実施例と同様な効果を得ることができる。
【0099】図28〜図30は本発明の第28〜第30の実施例の構造を説明する断面図である。これらの本発明の実施例は、図23により説明した本発明の第23の実施例において、半導体部材100の側面にベベル加工を施したものである。
【0100】図28に示す本発明の第28の実施例は、半導体部材100の側面のn型ベース層1とp型ベース層2とを正ベベルに加工して加工面400を形成し、n型ベース層1とp型エミッタ層3とを正ベベルに加工して加工面401を形成することにより、半導体部材100の側面をシグマ(Σ)形状に加工したものである。
【0101】図29に示す本発明の第29の実施例は、半導体部材100の側面のn型ベース層1とp型ベース層2とを負ベベルに加工して加工面410を形成し、n型ベース層1とp型エミッタ層3とを正ベベルに加工して加工面411を形成することにより、半導体部材100の側面を、一般に、二段コンタと呼ばれる形状に加工したものである。
【0102】図30に示す本発明の第30の実施例は、半導体部材100の側面のn型ベース層1とp型ベース層2とを負ベベルに加工して加工面410を形成し、n型ベース層1に加工面431、430及び432を形成し、n型ベース層1とp型エミッタ層3とを負ベベルに加工して加工面420を形成することにより、半導体部材100の側面を、一般に、ダブルネガティブベベルと呼ばれる形状に加工したものである。
【0103】これらの本発明の第28〜第30の実施例によれば、本発明の第27の実施例による効果と同一の効果を得ることができ、加えて、各ベベル加工による効果を得ることができる。
【0104】
【発明の効果】以上説明したように本発明によれば、半導体素子外部から集電電極を形成することができるため、サイリスタ等の半導体素子の従来からの作製工程に集電電極を取り付けるための工程を導入しなくてもよく、このため、装置作製の工程数を少なくすることができ、また、集電電極と半導体基体との接触により半導体基体の端部に欠けを生じさせ、あるいは、集電電極と半導体基体との接着材が素子端面を汚染するという問題点を解消することができる。




 

 


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