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発明の名称 CMOS集積回路装置とそれを用いた情報処理システム
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−216751
公開日 平成6年(1994)8月5日
出願番号 特願平5−24789
出願日 平成5年(1993)1月20日
代理人 【弁理士】
【氏名又は名称】徳若 光政
発明者 池谷 豊人 / 高橋 敏郎 / 小出 一夫
要約 目的
簡単な構成により高速で安定動作を実現したECLと互換性を持つCMOS集積回路装置及びそれを用いた情報処理システムを提供する。

構成
ECLレベルに対応した負の動作電圧を基準にしてCMOS回路の動作電圧に対応した正の動作電圧との2電源を供給し、Pチャンネル型の差動増幅回路とNチャンネル型の差動増幅回路とによりECLレベルの入力信号を順次に増幅して、それをCMOS出力バッファ回路に供給してCMOSレベルに変換し、上記オープンドレインの出力MOSFETによりECLレベルの出力信号を形成する。
特許請求の範囲
【請求項1】 入力されるECLレベルに対応した負の動作電圧を基準にし、CMOS回路の動作電圧に対応した正の動作電圧を受けて動作し、ECLレベルの入力信号を受けるPチャンネル型の差動MOSFETを用いた入力段増幅回路と、上記入力段増幅回路の出力信号を受けるNチャンネル型の差動増幅回路と、この差動増幅回路の出力信号を受けるCMOS出力バッファ回路と含む入力インターフェイス回路を備えてなることを特徴とするCMOS集積回路装置。
【請求項2】 内部CMOS回路により形成された出力信号を受け、Nチャンネル型のオープンドレインで構成された出力バッァからなる出力インターフェイス回路を備えてなることを特徴とする請求項1のCMOS集積回路装置。
【請求項3】 CMOS構成の出力バッァを用い、その出力端子と伝送線路との間に直列抵抗を挿入し、ハイレベル側とロウレベル側に終端抵抗が設けられる出力インターフェイス回路を備えてなることを特徴とする請求項1のCMOS集積回路装置。
【請求項4】 上記内部CMOS回路は、標準化され論理ブロックの組み合わせにより所望の論理機能が設定されるものであることを特徴とする請求項2又は請求項3のCMOS集積回路装置。
【請求項5】 上記負の動作電圧は−2Vであり、正の動作電圧は約3Vであることを特徴とする請求項1、請求項2、請求項3又は請求項4のCMOS集積回路装置。
【請求項6】 上記の入力インターフェイス回路を構成する差動回路と、出力インターフェイス回路を構成する出力バッファとは電源線が分離されてそれぞれ独立した電源端子から電源供給が行われるものであることを特徴とする請求項4又は請求項5のCMOS集積回路装置。
【請求項7】 Nチャンネル型MOSFETによるプッシュプル構成からなる出力回路に対して、ハイレベル側の出力MOSFETのゲートに論理回路を通して入力信号を供給するとともに、論理回路に供給される制御信号によりハイレベル側の出力MOSFETの動作を制御してプッシュプル出力回路とオープンドレイン出力回路とに使い分けることを特徴とするCMOS集積回路装置。
【請求項8】 入力されるECLレベルに対応した負の動作電圧を基準にし、CMOS回路の動作電圧に対応した正の動作電圧を受けて動作し、ECLレベルの入力信号を受けるPチャンネル型の差動MOSFETを用いた入力段増幅回路と、上記入力段増幅回路の出力信号を受けるNチャンネル型の差動増幅回路を含む入力インターフェイス回路及び内部CMOS回路により形成された出力信号を受け、Nチャンネル型のオープンドレインで構成された出力バッァからなる出力インターフェイス回路を備えてなるCMOS集積回路装置をECL集積回路装置を主体により構成されたシステムの一部に組み込むことを特徴とする情報処理システム。
発明の詳細な説明
【0001】
【産業上の利用分野】この発明は、CMOS集積回路装置とそれを用いた情報処理システムに関し、例えば入出力インターフェイスがECL(エミッタ・カップルド・ロジック)互換性を持つもの及びそれを用いた情報処理システムに利用して有効な技術に関するものである。
【0002】
【従来の技術】入出力がECLと互換性を持つCMOS半導体集積回路装置の例としては、メモリセルをCMOS回路により構成することにより、高集積化と低消費電力化を図りつつ、入出力回路にECL回路を用いたBi−CMOS構成のスタティック型RAMがある。このようなBi−CMOS構成のスタティック型RAMに関しては、アイ・エス・エス・シー・シー ダイジェスト オブ テクニカル ペーパーズ(ISSCC Digest of Technical Papers,pp.32-33;Feb.,1989)がある。
【0003】
【発明が解決しようとする課題】近年、CMOS集積回路装置の高速化に伴い、ECL集積回路装置で構成されていた超高速システムの中でも、一部をCMOS集積回路に置き換えることによりコストパフォーマンスを向上させることが可能になってきている。逆に、CMOS集積回路装置のみで構成されたいたシステムでも、ECL集積回路装置を組み込むことによって高速化が可能になる。
【0004】本願発明者においては、このことに着目してECL回路との互換性を持つCMOS集積回路装置を検討した。ECL集積回路装置により構成されたシステムに対して、高集積のCMOS集積回路装置で一部を構築するとき、ゲートアレイ方式、スタンダードセル方式あるいはモジュールべース方式等において既に設計されている回路を下地として用いることが便利である。この場合には、負の小信号振幅のECLレベルを正の大信号振幅のCMOSレベルに変換するレベル変換回路が必要となり、入出力インターフェイス部において回路が複雑化されるとともに動作速度が遅くなってしまう。
【0005】この発明の目的は、簡単な構成により高速で安定動作を実現したECLと互換性を持つCMOS集積回路装置及びそれを用いた情報処理システムを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0006】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、ECLレベルに対応した負の動作電圧を基準にしてCMOS回路の動作電圧に対応した正の動作電圧との2電源を供給し、Pチャンネル型の差動増幅回路とNチャンネル型の差動増幅回路とによりECLレベルの入力信号を順次に増幅して、それをCMOS出力バッファ回路に供給してCMOSレベルに変換し、上記オープンドレインの出力MOSFETによりECLレベルの出力信号を形成する。
【0007】
【作用】上記した手段によれば、CMOS回路側の動作電圧を接地電位とVDDのような正電圧に代えて、ECL信号振幅に対応させてレベルシフトされた−2Vと+3Vのような2電源で動作させることにより、縦列接続された2つの差動回路により入力インターフェイス回路を構成することができ、オープンドレインの出力MOSFETにより出力インターフエイス回路を構成することができる。
【0008】
【実施例】図1には、この発明に係るCMOS集積回路装置を用いた情報処理システムの一実施例の一部ブロック図が示されている。この実施例では、ECL集積回路装置を用いて構成されたシステムの一部に、この発明に係るCMOS集積回路装置が用いられる場合が例として示されている。ECL集積回路装置により形成された出力信号は、伝送路L1を通してCMOS集積回路装置に入力される。この伝送路L1の終端とECLレベルに対応した電源−2V(VTT)には終端抵抗が設けられる。
【0009】この実施例では、CMOS回路が所望の性能を持って動作できるようにしつつ、負の小振幅であるECLレベルをCMOSレベルに効率よく変換できるようにするため、あるいはCMOSレベルを効率よくECLレベルに変換できるようにするために、従来のように回路の接地電位と5Vのような電源電圧VDDを用いるものに代えて、接地電位側にはECLレベルに対応した−2Vのような負電圧と、それを基準にして上記CMOS回路が所望の性能を持って動作できるような+3Vの正の電圧を用いる。言い換えるならば、CMOS回路の動作電圧が全体として−2Vだけレベルシフトされるものである。これにより、CMOS回路は、従来と同様に5Vで動作し、5Vのような信号振幅を持つようにされる。
【0010】上記のようなECLレベルを、ロウレベルが−2Vで、ハイレベルが+3VのようなCMOSレベルに変換するレベル変換回路として、入力段がPチャンネル型MOSFETを用いた差動回路SA1により構成され、出力段がNチャンネル型MOSFETを用いた差動回路SA2により構成された入力インターフェイス回路が設けられる。上記出力段差動増幅回路SA2の出力信号は、出力バッファとしてのCMOSインバータ回路を通して内部回路に供給される。
【0011】内部回路は、前記のようなゲートアレイ方式、スタンダードセル方式あるいはモジュールべース方式等において既に設計されている回路を下地とし、それを組み合わせて所望の論理機能が実現されるものである。このような既存のアレイ、セルあるいはモジュール等かなる下地を用いて一部の結線を変更することにより、それが搭載されるシステムにおいて要求される回路機能を簡単に設計製造することができる。
【0012】出力インターフェスは、オープンドレインの出力MOSFETが用いられる。この出力MOSFETのドレインは、伝送路L2に接続され、その終端と負電圧−2Vと回路の接地電位0Vとの間に、終端抵抗を設けることによりECLレベルの信号としてECL集積回路装置に供給するものである。
【0013】図2には、上記CMOS集積回路装置の入力インターファイス回路の一実施例の回路図が示されている。同図の各回路素子は、公知のCMOS集積回路の製造技術により、単結晶シリコンのような1個の半導体基板上におけて形成される。この実施例では、CMOS集積回路装置の単独でのテストを可能にするために、ECL入力インターフェイス回路とテスト用のCMOS入力インターフェイス回路とが設けられる。同図において、Pチャンネル型MOSFETは、そのゲートに○を付することによりNチャンネル型MOSFETと区別される。
【0014】入力端子INは、一方においてPチャンネル型MOSFETのゲートに供給される。ものMOSFETと差動形態にされた他方のPチャンネル型MOSFETのゲートには、基準電圧VREFが供給される。この基準電圧は、入力端子INから供給されるECLレベルの入力信号のハイレベルとロウレベルの中間電圧VBBに対応した電圧にされる。
【0015】上記Pチャンネル型の差動MOSFETの共通ソースと+3Vのような電源電圧との間には、定電流源として動作するPチャンネル型MOSFETが設けられる。この定電流MOSFETのゲートには、テスト端子TESTから供給されるテスト信号が2つのインバータ回路を通して供給される。上記のPチャンネル型の差動MOSFETのドレインには、Nチャンネル型MOSFETにより構成される電流ミラー回路が負荷回路として設けられる。これらの負荷MOSFETのソースは、−2Vのような電源電圧に接続される。
【0016】上記のようなPチャンネル型の差動MOSFETを用いた差動回路(PMOSアンプ)を初段回路とし、出力段の差動回路(NMOSアンプ)が設けられる。すなわち、上記初段の差動回路の差動出力信号は、Nチャンネル型の差動MOSFETのゲートに供給される。これらの差動MOSFETの共通ソースと−2Vのような電源電圧との間には、定電流源としてのNチャンネル型MOSFETが設けられる。このNチャンネル型MOSFETのゲートには、テスト端子TESTから供給されるテスト信号が1つのインバータ回路を通して供給される。これらNチャンネル型の差動MOSFETのドレインには、電流ミラー形態にされたPチャンネル型MOSFETが負荷として設けられる。
【0017】この実施例では、テストモードのときに上記の出力段の差動回路の出力をハイインピーダンス状態にするため、電流ミラー回路を構成する入力側のMOSFETのソースとドレイン間には、Pチャンネル型のスイッチMOSFETが設けられる。このスイッチMOSFETのゲートには、テスト端子TESTから供給されるテスト信号が1つのインバータ回路を通して供給される。
【0018】上記のNチャンネル型の差動MOSFETを用いた出力段差動回路の出力信号は、縦列形態にされた3つのCMOSインバータ回路からなるバッファ回路を通して、内部のCMOS回路に供給される。
【0019】上記の入力段差動回路(PMOSアンプ)は、図1おける差動増幅回路SA1に対応し、出力段差動回路(NMOSアンプ)は、図1における差動増幅回路SA2に対応している。
【0020】この実施例では、上記のようなECL入力インターフェイスを備えるものであるが、その内部回路はCMOS回路により構成される。それ故、ウェハプロービングや出荷前における各種のテストにおいては、CMOS用の半導体集積回路装置のテスターによるテストを行うことが便利である。このようなCMOS用のテスターによるテストを実施するためには、CMOS用の入力インターフェイスが必要とされる。
【0021】入力端子INにゲートが接続されたPチャンネル型MOSFETのNチャンネル型MOSFETにより入力用のインバータ回路が構成される。この実施例では、特に制限されないが、上記のPチャンネル型MOSFETのドレインと出力端子との間にはそのゲートが−2Vのようなロウレベル側の電源電圧に接続されることによって等価的に抵抗素子として作用する複数のPチャンネル型MOSFETが直列形態に設けられる。また、上記のNチャンネル型MOSFETのドレインと出力端子との間にはそのゲートが+3Vのようなハイレベル側の電源電圧に接続されることによって等価的に抵抗素子として作用する複数のNチャンネル型MOSFETが直列形態に設けられる。
【0022】このインバータ回路の出力信号は、テスト切り替え回路に供給される。このテスト切り替え回路は、直列形態にされた2個ずつのPチャンネル型MOSFETとNチャンネル型MOSFETから構成され、一方のPチャンネル型MOSFETとNチャンネル型MOSFETのゲートに、上記インバータ回路の出力信号が供給される。上記残りのPチャンネル型MOSFETのゲートには、テスト端子TESTから供給されるテスト信号が1つのインバータ回路を通して供給され、残りのNチャンネル型MOSFETのゲートには上記テスト信号が2つのインバータ回路を通して供給される。
【0023】この実施例の入力インターフェイス回路の動作は、次の通りである。テスト端子TESTから供給されるテスト信号がハイレベルときは、テストモードとされる。すなわち、上記信号のハイレベルにより、PMOSアンプ側のPチャンネル型の定電流源MOSFETと、NMOSアンプ側のNチャンネル型の定電流MOSFETが共にオフ状態にされる。また、NMOSアンプ側の負荷としての電流ミラー回路を構成する入力側のMOSFETに並列に設けられたPチャンネル型MOSFETがオン状態にされる。
【0024】上記のような差動回路の動作電流を形成する定電流源回路がオフ状態にされることに応じて増幅動作が停止させられる。また、出力側の差動回路では、電流ミラー回路の入力側に並列に設けられたPチャンネル型のスイッチMOSFETのオン状態により、電流ミラー回路の出力側MOSFETもオフ状態にされる。これにより、NMOSアンプは出力がハイインピーダンス状態にされる。
【0025】上記のようなテストモードのときには、テスト切り替え回路を構成するPチャンネル型MOSFETとNチャンネル型MOSFETとがオン状態になり、入力インバータ回路を通した入力信号が等価的にCMOS回路として動作するテスト切り替え回路を通してCMOSバッファに伝えられる。これにより、テストモードのときには、CMOSレベルの入力信号により動作する半導体集積回路装置として扱うことができる。
【0026】ECLインターフェイスの半導体集積回路装置として動作させるときには、テスト端子TESTがロウレベルにされる。これにより、テスト切り替え回路のPチャンネル型MOSFETとNチャンネル型MOSFETとがオフ状態にされる。これにより、テスト切り替え回路は、CMOSの入力インバータ回路から通した入力信号に無関係に出力ハイインピーダンス状態にされる。
【0027】このとき、初段回路と出力段回路の定電流MOSFETがオン状態となり、PMOSアンプ及びNMOSアンプが活性化され、入力端子INから供給されるECLレベルの入力信号の増幅動作を行う。このとき、上記のテスト信号のロウレベルにより、出力段回路(NMOSアンプ)に設けられたPチャンネル型のスイッチMOSFETがオフ状態にされ、Pチャンネル型の電流ミラー回路にはNチャンネル型の差動MOSFETのドレイン電流に対応した電流が流れて増幅動作を行う。
【0028】図3には、上記の入力インターファイス回路におけるレベル変換動作を説明するための信号波形図が示されている。ECLレベルの入力信号S1は、ハイレベルが−0.8Vでロウレベルが−1.6V程度の小信号振幅である。そして、このECLレベルの信号は、上記のような−2Vと+3Vの動作電圧からみるとロウレベルに偏倚している。このことから、ECL信号を受ける初段回路としてPチャンネル型の差動MOSFETを用いて増幅動作を行わせるようにするものである。
【0029】上記Pチャンネル型差動MOSFETを用いた差動増幅回路により、信号S2のような増幅信号を得ることができる。この信号S2を、直接CMOSバッファに供給すると、PMOSアンプの利得が十分でないために入力振幅のバラツキの影響を受けやすくて誤動作の原因になる。そこで、NMOSアンプにより増幅して信号S3のようなほぼCMOSレベルに近い信号振幅に増幅して、CMOSバッファに伝えるものである。上記NMOSアンプは、PMOSアンプの差動出力を受けるものであるので、PMOSアンプの利得が十分でないことにより多少の振幅のバラツキがあっても問題なく増幅動作を行うものとなる。
【0030】この実施例のCMOS集積回路装置は、上記のようなECLレベルの入力信号を受けるものであり、その信号振幅が小さいことからECL出力系の回路とのカップリングノイズの影響を受けやすい。すなわち、図4のようにECL入力系の回路と、ECL出力系の回路とが設けられる場合、ECL出力系の回路が出力信号を送出するとき発生する電源ノイズが、図5の波形図に示すようにECL入力系の保護用MOSFETを通してECL入力系の回路にリークし、あるいは、出力線と入力線とのカップリングによって出力信号の変化分がECL入力系の回路にノイズとして伝えられて入力マージンを悪化させる。
【0031】図6には、この発明に係るCMOS集積回路装置の入出力インターフェイス部の一実施例の概略ブロック図が示されている。この実施例では、ECL入力系の回路とECL出力系の回路との電源線がそれぞれに対応して設けられる。すなわち、半導体集積回路装置のパッケージの内部では上記入力系の回路と出力系の回路の電源線が別個に設けられ、半導体集積回路装置の外部で同じ電源線−2Vに接続される。この構成では、ボンディング用のワイヤーやリード端子によるインダクタンス成分等によって分離できるから、図7の波形図に示すようにECL出力系の回路で発生した電源ノイズが保護用のMOSFETを通してECL入力系の回路に伝えられるのを約1桁のように大幅に低減できる。
【0032】また、次に説明するように、ECL入力系のために設けられた電源線を入力信号線と出力信号線との間に配置して、シールド作用を持たせることにより出力線と入力線間の寄生容量によるカップリングノイズも上記同様に大幅に低減させるようにするものである。
【0033】このようなノイズ対策を施すことにより、ECLインターフェイスのCMOS集積回路装置を得ることができる。すなわち、ECL回路では定電流源の電流を差動トランジスタにより切り替えるだけであるので基本的には電源線にはスイッチングノイズは乗らない。これに対して、CMOS回路では、出力信号をハイレベル/ロウレベルに切り替えるためのスイッチング電流に対応して電源線にノイズが乗るので、上記のようなECL入力インターフェイスを持つものでは、十分なノイズ対策が必要になるものである。
【0034】図8には、この発明に係るCMOS集積回路装置の入出力インターフェイス部の一実施例の概略配置図が示されている。
【0035】半導体チップ側では、信号線と電源線を含めて4回路分が1組にされて、2組91と92が設けられる。これらはウェル分離されている。上記の2組の回路のうち、上側91の4回路分が、出力回路OBとして用いられ、下側92が入力回路IBとして用いられる。上記入力用の4回路のうち、出力回路OBと隣接する1つの回路96は電源供給用VEE(−2V)として用いられる。この電源供給用VEEにより出力信号とのカップリングノイズを低減させるシールド機能を持たせている。
【0036】回路97は、基準電圧VREF用の入力用に用いられる。この基準電圧VREFは、ECLレベルの参照電圧(VBB)に対応しており、ECL回路により形成されたものが外部端子を通して入力され、ECL入力インターフェイスを構成する回路98及び99等に設けられるPMOSアンプの基準電圧に用いられる。なお、出力側において、回路93は上記のような電源線の分離に対応して出力回路OB用に設けられる電源線である。
【0037】図9には、この発明に係るCMOS集積回路装置の入力インターフェイス回路における基準電圧用の配線の一実施例の構成図が示されている。この実施例では、基準電圧VREFにノイズが乗ることを防止するために、AL1〜AL3からなる3層のアルミニュウム配線のうちの3層目配線AL3の配線103を用いて基準電圧VREFを各入力回路に供給する。この配線103を挟むようにして形成された配線102と104及びこれらの配線102〜104の下側に設けられた2層目のアルミニュウム層AL2から構成される配線101を電源供給線として用いる。
【0038】上記電源供給線としては、図2の入力インターフェイス回路における+3Vと−2Vのような電源供給線として用いられる。これにより、基準電圧VREFを供給する配線が電源線によりシールドされるから他の信号線からのカップリングノイズの影響が大幅に軽減される。100は、半導体チップに形成される入力回路部である。
【0039】図10には、この発明に係るCMOS集積回路装置に設けられるECL出力インターフェイス回路の一実施例の回路図である。この実施例では、伝送線上で駆動することを考慮し、信号波形の乱れを減らすために、複数からなるオープンドレイン構成の出力MOSFETQ1〜Q3が出力端子に対して並列形態に設けられ、そのゲートには駆動回路DVで形成された駆動信号が遅延回路DL1、DL2により時間差を持って供給される。すなわち、MOSFETQ1が最も早いタイミングでオン状態し、その後にMOSFETQ2がオン状態となり、最後にMOSFETQ3がオン状態にされる。
【0040】特に制限されないが、MOSFETQ1は、そのサイズが小さくされることにより小さなドレイン電流しか流さないようにされる。MOSFETQ2は、上記MOSFETQ2によりサイズが大きくされて中間的ドレイン電流を流すようにされる。そして、MOSFETQ3が最も大きなサイズにされて大きなドレイン電流を流すようにされる。
【0041】出力端子OUTの信号がハイレベルからロウレベルに変化を開始するとき、小さなドレイン電流しか流さないMOSFETQ1がオン状態となって、出力信号を緩やかにハイレベルからロウレベルへの変化を開始させる。続いて、MOSFETQ2がオン状態となってドレイン電流を増加させてロウレベルへの変化率を大きくする。そして、最後にMOSFETQ3がオン状態になって高速に出力端子をロウレベルに設定する。このような段階的な電流の増加によって、電源線やそれに接続されるボンディングワイヤー等にに含まれるインダクスンス成分により発生するノイズレベルを小さく抑えることができる。
【0042】上記出力MOSFETQ1〜Q3のソースには、−2Vのような電源電圧が供給れるものである。また、前記図1のように出力端子に接続される伝送路の終端には、回路の接地点及び−2Vの電源電圧に終端抵抗が設けられている。それ故、上記のようなオープンドレイン構成の出力MOSFETがオフ状態のときには、上記終端抵抗により−0.8Vのようなハイレベルが形成される。これに対して、MOSFETQ1〜Q3がオン状態にされたときには、上記終端抵抗とMOSFET及び伝送路とにより、−1.6Vのようなロウレベルが形成される。
【0043】図11には、CMOS出力回路を下地に利用したECL出力インターファイスの一実施例の回路図が示されている。同図では、多数の回路素子を描く関係上出力MOSFETを除くMOSFETにおいてゲート部分がチャンネル部分と重なるように描かれているが、同図の素子はいずれもMOSFETである。また、Pチャンネル型MOSFETは、図2とは異なり、そのチャンネル部分(バックゲート部)に矢印が付加されることによってNチャンネル型MOSFETと区別される。
【0044】この実施例では、CMOS出力回路として動作させるときにのために、電源側のMOSFETのゲートには、同図に点線で示したような配線が施されて、プッシュプル出力回路として動作を行うようにされる。このような回路を下地にして、上記のようなELCインターフェイス回路を構成するために、上記電源側の出力MOSFETのゲートは、回路の接地電位に接続させることにより定常的にオフ状態にさせる。これにより、ロウレベル側の出力MOSFETによるオープンドレイン構成とされる。
【0045】この実施例でも、ノイズ低減のために3つの出力回路が組み合わせさせれて時間差を持って順次に動作させられるようにされる。このため、駆動段回路は、前記のようなプッシュプル動作に対応させて、一対のノアゲート回路NOR1〜NOR3が設けられる。一対のノアゲートのうちのハイレベル側の出力MOSFETに対応した回路は、その出力線が接続されないでダミー回路として残されており、実質的な動作を行わない。
【0046】ロウレベルの出力信号を出力するときには、出力制御回路DOCと出力信号Doの組み合わせによりノアゲート回路NOR1の出力信号から順にハイレベルになり、出力回路OB1の出力MOSFETが最初にオン状態になり、続いてインバータ回路により構成された遅延回路により、ノアゲート回路NOR2の出力信号がハイレベルになって出力回路OB2の出力MOSFETがオン状態となり、最後にノアゲート回路NOR3の出力信号がハイレベルになって出力回路OB3の出力MOSFETをオン状態にして、前記図10と同様にロウレベルのECL信号を出力させる。
【0047】上記のような通常動作モードでは、テスト端子TESTはロウレベルにされる。これに対して、テスト端子TESTをハイレベルにすると、ノアゲート回路NOR1〜NOR3の出力信号が全てロウレベルになって出力MOSFETをオフ状態にして、出力ハイインピーダンス状態を作り出すものである。
【0048】この実施例では、CMOS回路用の出力回路を下地にして、ハイレベル側の出力MOSFETのゲートに対応した一部の配線を変更するだけでECL出力インターファイスとして用いることができる。すなわち、CMOS構成のゲートアレイ方式、スタンダードセル方式あるいはモジュールベース方式により形成されるCMOS集積回路装置に対して、図2のような入力インターフェイス回路を追加し、電源電圧を−2Vと+3Vの2電源にするだけという簡単な方法により、ECLインターフェイスを持つCMOS集積回路装置を得ることができる。
【0049】すなわち、上記のようなECLインターフェイスを持つCMOS集積回路装置は、図1のようにECL集積回路装置を主体にして構成される情報処理システムに組み込まれて使用される場合に便利なものなる。この場合、各種ASIC用に設計されている各種の論理回路、論理機能及びモジュールをそのまま利用できるから、その設計製造が簡単にできる。
【0050】図12には、この発明に係る情報処理システムの他の一実施例の要部ブロック図が示されている。この実施例では、CMOS集積回路装置を主体として構成される情報処理システムの一部にECL集積回路装置が組み込まれる。この場合には、CMOS回路用に対応させてECL集積回路装置を2Vと−2.5Vのような2電源電圧により動作させる。
【0051】上記のようなECL回路側の動作電圧の設定により、CMOS回路側の出力バッファは、前記同様なオープンドレインの出力MOSFETを用い、伝送路の終端側において、+2Vような電源電圧と回路の接地電位0Vとの間に終端抵抗を設けるようにする。この構成では、CMOS集積回路側とECL集積回路側の電源電圧との相対的関係は前記図1と同様である。これにより、前記同様な回路により相互に信号伝達を行うようにすることができる。
【0052】図13には、この発明に係る情報処理システムの他の一実施例の要部ブロック図が示されている。この実施例では、ECL集積回路装置を主体として構成される情報処理システムの一部にCMOS集積回路装置が組み込まれる。この場合には、ECL集積回路装置からなるシステムに全面的に合わせてCMOS集積回路装置も−5Vのような電源電圧が用いられる。
【0053】この実施例のCMOS集積回路装置では、内部回路においてハイレベルが0Vでロウレベルが−5Vのようなレベルの信号を形成する。このような変形CMOSレベルをECLレベルに変換する出力インターファイスにおいては、Pチャンネル型MOSFETとNチャンネル型MOSFETからなるCMOS出力回路が用いられる。このCMOS出力回路には、伝送路に対して直列に抵抗が挿入されるととも、伝送路の終端(ECL集積回路装置の入力側)において、回路の接地電位と−2Vのような電源電圧との間に終端抵抗が設けられる。
【0054】この構成では、CMOS集積回路側の出力信号レベルは、ハイレベルが0Vで、ロウレベルが−5VのようなCMOSレベルであるが、伝送路に設けられた直列抵抗と終端抵抗とによって、CMOS出力回路から0Vが出力れるときにはECL集積回路の入力側では−0.8V程度の信号にされ、CMOS出力回路から−5Vが出力されるときにはECL集積回路の入力側では−1.6V程度の信号にされる。
【0055】なお、ECLレベルの入力信号を受ける入力インターフェイス回路は、−0.8Vのようなハイレベルと、−1.6Vのようなロウレベルを増幅して0Vと−5VのようなCMOSレベルに変換するものであるから、前記のような差動増幅回路を2段用いて形成することができる。この場合、CMOS集積回路の動作電圧−5Vに対してECL入力信号振幅が−0.8V/−1.6Vのようにハイレベル側に偏倚していることから、入力段の差動増幅回路は、Nチャンネル型の差動MOSFETを用いたものとし、出力段をPチャンネル型の差動MOSFETを用いたものに置き換えればよい。
【0056】図13には、この発明に係る情報処理システムの他の一実施例の要部ブロック図が示されている。この実施例では、CMOS集積回路装置を主体として構成される情報処理システムの一部にECL集積回路装置が組み込まれる。この場合には、CMOS集積回路装置からなるシステムに全面的に合わせてECL集積回路装置も4.5Vのような正の電源電圧が用いられる。
【0057】この実施例のECL集積回路装置では、正の電源電圧を用いること対応してハイレベルが4.5V−0.8V=3.7Vにされ、ロウレベルが4.5V−1.6V=2.9Vにされる。このような変形ECLレベルに対応してCMOSレベルを変換する出力インターファイスにおいては、プッシュプル形態にされたNチャンネル型出力MOSFETと、これらの出力MOSFETを相補的に制御するインバータ回路とによるインバーティッドプッシュプル出力回路が用いられる。このCMOS側の出力回路には、伝送路に対して直列に抵抗が挿入されるととも、伝送路の終端(ECL集積回路装置の入力側)において、電源電圧及び回路の接地電位との間に終端抵抗が設けられる。
【0058】この構成では、CMOS集積回路側の出力信号レベルは、ハイレベルが5V−Vth(出力MOSFETのしきい値電圧)=4Vで、ロウレベルが0Vのようなレベルであるが、伝送路に設けられた直列抵抗と終端抵抗とによって、CMOS出力回路から4Vが出力れるときにはECL集積回路の入力側では3.7V程度の信号にされ、CMOS出力回路から0Vが出力されるときにはECL集積回路の入力側では2.9V程度の信号にされる。
【0059】なお、上記のような変形ECLレベルの入力信号を受ける入力インターフェイス回路は、3.7Vのようなハイレベルと、2.9Vのようなロウレベルを増幅して5Vと0VのようなCMOSレベルに変換するものであるから、前記のような差動増幅回路を2段用いて形成することができる。この場合、CMOS集積回路の動作電圧5Vに対してECL入力信号振幅が3.7V/2.9Vのようにハイレベル側に偏倚していることから、入力段の差動増幅回路は、Nチャンネル型の差動MOSFETを用いたものとし、出力段をPチャンネル型の差動MOSFETを用いたものあるいはCMOSインバータ回路に置き換えればよい。
【0060】図15には、上記の出力回路の他の一実施例の回路図が示されている。この実施例では、インバーティッドプッシュプル出力回路を、制御信号によりオープンドレイン構成の出力回路に切り替え可能にするものである。すなわち、ハイレベル側の出力MOSFETQ1のゲートにはアンドゲート回路G1が設けられる。このアンドゲート回路G1の一方の入力には制御信号Cを供給し、他方の入力には出力すべき信号Dがインバータ回路Nによって反転されて供給される。
【0061】制御信号Cがハイレベル(論理1)のときには、アンドゲート回路G1はインバータ回路Nの出力信号をそのまま出力MOSFETQ1のゲートに伝える。これにより、出力すべき信号Dがハイレベルのときには、出力MOSFETQ2がオン状態に、インバータ回路Nを通した信号のロウレベルによって出力MOSFETQ1がオフ状態にされて、出力端子OUTをロウレベルにする。出力すべき信号Dがロウレベルのときには、出力MOSFETQ2がオフ状態に、インバータ回路Nを通した信号のハイレベルによって出力MOSFETQ1がオン状態にされて、出力端子OUTをハイレベルにする。このように制御信号Cがハイレベルのときには、プッシュプル出力回路としての動作が行われる。
【0062】制御信号Cをロウレベル(論理0)にすると、アンドゲート回路G1は、インバータ回路Nの出力信号に無関係にロウレベルにされる。これにより、ハイレベル側の出力MOSFETQ1は定常的にオフ状態にされる。したがって、出力MOSFETQ2によるオープンドレイン構成の出力回路として動作が行われる。
【0063】これにより、CMOS集積回路装置をCMOS集積回路装置のみで構成される情報処理システムに組み込むときには、上記制御信号Cをハイレベルにしてプッシュプル出力回路として動作させ、ECL集積回路装置と組み合わせてシステムを構成するときには、上記制御信号Cをロウレベルにしてオープンドレイン構成の出力回路として動作させることができる。
【0064】出力回路において電源線にのるノイズを低減させるために、1つの出力端子に対して上記のような出力回路を複数個設けておいて、出力すべき信号Dを遅延回路により遅延させて供給するものであってもよい。これにより、図11の実施例と同様な動作を行わせることができる。
【0065】上記の実施例から得られる作用効果は、下記の通りである。すなわち、(1) ECLレベルに対応した負の動作電圧−2Vを基準にしてCMOS回路の動作電圧に対応した正の動作電圧3Vとの2電源を供給し、Pチャンネル型の差動増幅回路とNチャンネル型の差動増幅回路とによりECLレベルの入力信号を順次に増幅して、それをCMOS出力バッファ回路に供給してCMOSレベルに変換し、上記−2Vのような電圧で動作するオープンドレインの出力MOSFETによりECLレベルの出力信号を形成することができるという効果が得られる。
【0066】(2) CMOS構成の出力バッァを用い、その出力端子と伝送路との間に直列抵抗を挿入し、ハイレベル側とロウレベル側に終端抵抗が設けることにより信号伝達を兼ねてECLレベルの出力信号に変換することができるという効果が得られる。
【0067】(3) 上記内部CMOS回路は、標準化され論理ブロックの組み合わせにより所望の論理機能が設定することにより、ゲートアレイ方式、スタンダードセル方式あるいはモジュールベース方式等のようにASIC用に用意されている回路を有効に利用できるという効果が得られる。
【0068】(4) 入力インターフェイス回路を構成する差動回路と、出力インターフェイス回路を構成する出力バッファとは電源線が分離されてそれぞれ独立した電源端子から電源供給が行わせことにより、小振幅のECLインターフェイス回路でのレベルマージンを確保することができるという効果が得られる。
【0069】(5) Nチャンネル型MOSFETによるプッシュプル構成からなる出力回路に対して、ハイレベル側の出力MOSFETのゲートに論理回路を通して入力信号を供給するとともに、論理回路に供給される制御信号によりハイレベル側の出力MOSFETの動作を制御してプッシュプル出力回路とオープンドレイン出力回路とに使い分けることができるという効果が得られる。
【0070】(6) 入力されるECLレベルに対応した負の動作電圧を基準にし、CMOS回路の動作電圧に対応した正の動作電圧を受けて動作し、ECLレベルの入力信号を受けるPチャンネル型の差動MOSFETを用いた入力段増幅回路と、上記入力段増幅回路の出力信号を受けるNチャンネル型の差動増幅回路を含む入力インターフェイス回路及び内部CMOS回路により形成された出力信号を受け、Nチャンネル型のオープンドレインで構成された出力バッァからなる出力インターフェイス回路を備えてなるCMOS集積回路装置をECL集積回路装置を主体により構成されたシステムの一部に組み込むことにより、高速動作を維持しつつCMOS集積回路装置による高集積化によるシステムの簡素化を実現できるという効果が得られる。
【0071】以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図12〜図14において、CMOS回路側の動作電圧をECL集積回路に合わせて4.5Vで動作させるようにして電源回路の簡素化を図るものとしてもよい。一般に、半導体集積回路装置の許容電圧範囲は、±10%であるので、上記のようにCMOS集積回路装置を4.5Vで動作させてもCMOS内部回路の性能が極端に落ちることがない。この発明は、CMOS集積回路装置及びそれを用いた情報処理システムに広く利用できるものである。
【0072】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、ECLレベルに対応した負の動作電圧−2Vを基準にしてCMOS回路の動作電圧に対応した正の動作電圧3Vとの2電源を供給し、Pチャンネル型の差動増幅回路とNチャンネル型の差動増幅回路とによりECLレベルの入力信号を順次に増幅して、それをCMOS出力バッファ回路に供給してCMOSレベルに変換し、上記−2Vのような電圧で動作するオープンドレインの出力MOSFETによりECLレベルの出力信号を形成することができる。




 

 


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