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発明の名称 半導体集積回路装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−216252
公開日 平成6年(1994)8月5日
出願番号 特願平5−4821
出願日 平成5年(1993)1月14日
代理人 【弁理士】
【氏名又は名称】大日方 富雄
発明者 池ヶ谷 克己 / 高橋 敏郎
要約 目的
配線の変更によって入力バッファ、出力バッファ、双方向性バッファの何れかを選択できる構成としつつその占有面積の縮小化が図られるI/Oセルの構造を提供する。

構成
I/Oセル10は、MOSトランジスタTr3,Tr4からなる出力バッファ部10Bと、入・出力パッドBとの間に直列抵抗Rを有する入力バッファ部10Aとを具え、配線15の有無により入・出力機能が選択される。トランジスタTr3,Tr4のソース・ドレイン領域と、直列抵抗R用の拡散層抵抗とが同一の拡散層11bにて形成される。該拡散層11bには、ボンディングパッドBに導電接続されるソース・ドレイン電極用の配線層13の一端と、入力用トランジスタTr1,Tr2のゲート電極16に導電接続される配線層15の一端とが接続され、2つの配線層13,16間の寄生抵抗および拡散層11bの拡散抵抗が直列抵抗Rとなる。
特許請求の範囲
【請求項1】 MOSトランジスタにより構成された出力バッファ部と、入・出力パッドとの間に直列抵抗を有する入力バッファ部とを具え配線により入・出力機能を選択可能なI/Oセルが形成された半導体集積回路装置において、前記出力バッファ用MOSトランジスタのソース・ドレイン領域と前記入力直列抵抗とが同一の不純物拡散層で構成されていることを特徴とする半導体集積回路装置。
【請求項2】 前記不純物拡散層には、ボンディングパッドに導電接続されるソース・ドレイン電極用の配線層の一端と、入力バッファ部を構成するMOSトランジスタのゲート電極に導電接続される配線層の一端とが導電接続され、これら2つの配線層の間の寄生抵抗および前記不純物拡散層の拡散抵抗が前記直列抵抗となることを特徴とする請求項1に記載の半導体集積回路装置。
【請求項3】 前記出力MOSトランジスタのゲート電極が定電圧電源に導電接続され、常時オフ状態にされることにより出力バッファ部の機能が無効にされるように構成されていることを特徴とする請求項1又は2に記載の半導体集積回路装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、半導体技術さらにはマスタスライス法により形成される論理LSIに適用して特に有効な技術に関し、例えばゲートアレイ構造のLSIの入・出力用のI/Oセルの回路設計に有用な技術に関する。
【0002】
【従来の技術】半導体チップの周辺部に、入力バッファ,出力バッファ,双方向性バッファの何れかとして機能するI/Oセルを、各入・出力パッド毎に多数配置し、マスタスライス法により何れかのバッファを選択的にパッドに接続するようにしたLSIとして、例えば、ゲートアレイが公知である。ゲートアレイは、プロセスの素子形成工程で、当該ウェハ上の中央部に同一構成の論理用基本セルを、又周辺部にI/Oセルを多数形成しておき、その後に行われる配線層の形成工程で所望の論理を構成すると共に、各々のパッドに対応して配線パターンを選択し、I/Oセルに、入力バッファ,出力バッファ,双方向性バッファの何れかの機能をもたせるようにしている。
【0003】上記従来のI/Oセルの構成例を図2,図3に示す。このうち図2は、双方向性バッファとして機能するI/Oセルの回路図である。この図に示すように、I/Oセル20は、その入力バッファ部20Aと、出力バッファ部20Bと、プリバッファ部20Cとを備える。このうち入力バッファ部20Aは、ボンディングパッドBに接続される直列抵抗Rと、これに連なる入力用インバータINV1を構成する2つのMOSトランジスタTr1,Tr2とによって構成されている。そして、上記直列抵抗Rは拡散層21にて構成される。一方、出力バッファ部20Bは、出力用インバータINV2を構成するMOSトランジスタTr3,Tr4によって構成されている。そして出力バッファ部20BのインバータINV2の入力側にはトランジスタTr3,Tr4を相対的にオン/オフ若くは同時にオフ状態にさせる信号を形成するための出力用プリバッファ部20Cを構成するインバータが接続される。このような基本I/Oセルにあっては、図2,図3の配線パターンによって双方向性バッファが形成されるが、仮に、図中符号L1で示す配線を形成させないようにしておくことにより出力バッファとしての機能が、又、符号L2で示す配線を形成させないでおくことにより入力バッファとしての機能が達成される。
【0004】図3は、上記双方向性I/Oセル20の具体的な設計レイアウトパターンを示す平面図である。このI/Oセル20は、ボンディングパッドB側に出力バッファ部20Bが形成され、内部回路(図示省略)側に入力バッファ部20A(インバータ部)が形成されている。このようなレイアウトを取ることによって、入力バッファ部と出力バッファ部とが効率よく配置され、セルサイズの縮小化が図られる。
【0005】
【発明が解決しようとする課題】しかしながら、LSIの高集積化に伴って入・出力パッドの数が多くなると、I/Oセルの数も増え、I/Oセルが占有する総面積が大きくなるため、近年セル単体を更に小さくすることが望まれるようになった。しかし一方では、当該ゲートアレイ構造では、パターン設計の作業を容易ならしめるために、配線工程前までに得られる基本回路(マスタ・パターン)を共通化し、その配線パターンを修正するだけで上記3つの異なる機能を選択できるようにしなければならない。本発明は、かかる事情に鑑みてなされたもので、配線の変更によって入力バッファ、出力バッファ、双方向性バッファの何れかを選択できる構成としつつその占有面積の縮小化が図られるI/Oセルの構造を提供することを主たる目的とする。
【0006】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。即ち、I/Oセルの、出力バッファ部に設けられたMOSトランジスタのソース・ドレイン領域と、入力バッファ部に設けられた直列抵抗とを同一の不純物拡散層にて構成するようにした。
【0007】
【作用】1つの不純物拡散層が入力バッファ部の直列抵抗と出力バッファ部のMOSトランジスタのソース・ドレイン領域として機能するので、I/Oセルの基本回路の面積が小さくなる。
【0008】
【実施例】以下、本発明の一実施例を添付図面を参照して説明する。図1は、本実施例に係わる双方向性I/Oセルの設計パターンを示す平面図である。この双方向性I/Oセル10は、入力バッファ部10A、出力バッファ部10B、更には図示省略の出力用プリバッファ部にて構成されている。尚、このI/Oセルはその回路構成が、図2の回路と同一となっている。
【0009】このI/Oセル10の出力バッファ部10Bでは、インバータINV2がp形半導体基板1に形成されたn形MOSトランジスタTr3,Tr4にて構成されている。即ち、p形基板1の出力バッファ部形成領域には、n形MOSトランジスタを構成するn形拡散層11a,11b,11cが形成され、このうち真中に位置する拡散層11bに、ボンディングパッドBから延設され、パッドと一体に形成された配線層13がコンタクトホールCONTを介して導電接続される。そして、拡散層11bと拡散層11aとの間の基板表面上に絶縁膜(図示省略)を介して電極14aが、また、拡散層11bと拡散層11cとの間に同様の電極14bが形成され、これらの電極が出力インバータ用のMOSトランジスタTr3,Tr4のゲート電極を構成している。尚、ゲート電極14a,14bの端部に形成されたパッド部14c,14dには、図示省略の出力用プリバッファが接続される。
【0010】一方、入力バッファ部10Aは、直列抵抗R及びその内部回路(図示省略)側に接続されるインバータを具えてなる。このうち直列抵抗Rは、出力バッファを構成する上述のn形拡散層11bを用いた拡散層抵抗として構成されている。このように、出力バッファのインバータ用MOSトランジスタの拡散層11bを、入力バッファの直列抵抗Rを構成する拡散層抵抗として用いることにより、I/Oセルの面積縮小化が図られる。
【0011】上記拡散層11bのうち実際に拡散層抵抗となるのは、ボンディングパッドBにつながる配線層13と、入力バッファのMOSトランジスタTr1,Tr2のゲート電極16に導電接続される配線層15とによって挟まれた領域(図中破線で囲まれた領域)であり、当該直列抵抗Rの抵抗値を所望の値にするには、その不純物導入量を調整したり、当該拡散層の配線層13,15間の断面積及び長さ等を調整すればよい。
【0012】尚、上記I/Oセルは、そのMOSトランジスタTr1,Tr2のゲート電極14a,14bを定電圧電源(Vss)に導電接続させることによって、その出力バッファとしての機能を無効とすることができ、双方向性バッファを入力バッファに変更することができる。また、配線パターン15を形成させないことにより出力バッファに変更することができる。
【0013】このように入力バッファの直列抵抗Rと、出力バッファのソース・ドレイン領域とを同一の拡散層11bにて構成することによって、当該I/Oセルの占有面積が低減される。上記のように本実施例では、双方向性バッファの基本回路(配線層以外の回路パターン)の占有面積が縮小化されており、かかる構造の基本回路を用いれば、単一面積に多数のI/Oセルを形成することができる。
【0014】以上説明したように、入力バッファ用の拡散層抵抗Rを、出力バッファのトランジスタ部分の拡散層11bにて構成することで、そのセル面積の縮小化を図ることができる。又、かかる構造の基本I/Oセルは、入力バッファ,出力バッファ,双方向性バッファに共通できるので、設計の簡略化が図られる。
【0015】以上本発明者によってなそれた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、本実施例では、n形MOSトランジスタにてI/Oセルの出力インバータを構成するセル構造に適用した例を示したが、pMOSトランジスタにてインバータが構成されたI/Oセルの直列抵抗を、同様に当該トランジスタのソース・ドレイン領域と共用してもよい。以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるI/Oセルの設計技術に適用した場合について説明したが、この発明はそれに限定されるものでなく、拡散層抵抗を具えた半導体装置の設計技術一般に利用することができる。
【0016】
【発明の効果】本発明によれば、入力バッファ,出力バッファ,双方向性バッファとして機能し得るI/Oセルにおいて、入力バッファ部分の直列抵抗を、出力バッファ部分のトランジスタのソース・ドレイン領域と共用しているので、基本I/Oセルの面積縮小化が図られ、ひいては、LSIチップの入・出力パッド数を増やすことができ、同時にLSIの高集積化が達成される。




 

 


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