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インタフェース回路 - 株式会社日立製作所
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発明の名称 インタフェース回路
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−204849
公開日 平成6年(1994)7月22日
出願番号 特願平5−18096
出願日 平成5年(1993)1月8日
代理人 【弁理士】
【氏名又は名称】玉村 静世
発明者 山岸 幹生 / 小出 一夫
要約 目的
本発明の目的は、GTL回路と同等のインタフェースレベルと高速性を有し、しかも電源電圧の変更に容易に対応可能なインタフェース回路を提供することにある。

構成
pチャンネル型電界効果トランジスタM1の出力端子と信号伝送路Lとの間に整合用抵抗Rtを設け、当該信号伝送Lを終端することにより、GTL回路と同等のインタフェースレベルと高速性を達成する。また、上記整合用抵抗を半導体基板の外部に配置し、それの値変更を可能とすることにより、電源電圧の変更への対応の容易化を達成する。
特許請求の範囲
【請求項1】 信号伝送路を介して送信側から受信側への信号伝達を可能とするインタフェース回路において、信号伝送路駆動用素子として上記送信側に配置されたpチャンネル型電界効果トランジスタと、このpチャンネル型電界効果トランジスタの出力端子と上記信号伝送路との間に配置された整合用抵抗と、上記信号伝送路の受信側端部に配置された終端抵抗とを含むことを特徴とするインタフェース回路。
【請求項2】 上記送信側回路が一つの半導体基板に形成されるとき、上記抵抗は、この半導体基板の外部に配置される請求項1記載のインタフェース回路。
【請求項3】 上記受信側の信号入力初段回路を差動増幅器とした請求項1又は2に記載のインタフェース回路。
【請求項4】 信号出力のための複数の出力バッファと、信号入力のための複数の入力バッファとが、共通の信号伝送路に結合されて成るインタフェース回路において、上記出力バッファは、信号伝送路駆動用素子として配置されたpチャンネル型電界効果トランジスタと、このpチャンネル型電界効果トランジスタの出力端子と上記信号伝送路との間に配置された整合用抵抗とを含み、且つ、上記信号伝送路の両端部にはそれぞれ終端抵抗が配置されて成ることを特徴とするインタフェース回路。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、各種半導体集積回路(LSI)間の信号のやり取りを可能とするためのインタフェース回路技術に関し、例えば、高速データ転送に好適な低振幅インタフェース回路に適用して有効な技術に関する。
【0002】
【従来の技術】従来から、低振幅インタフェース回路としては、ECL(Emitter Coupled Logic)インタフェース方式が最も多く使用されているが、近年、CMOS(Complementary metal oxide semiconductor)で入出力回路を構成することを前提にしたGTL(Gunning transceiver logic)回路が注目されている。このGTL回路は、基本的にオープン・ドレインのnチャンネル型MOSトランジスタと差動レシーバを含み、終端抵抗を設けることによって信号の反射を抑え、出力回路の駆動電流がこの終端抵抗を流れることによって生ずる電圧降下で1V以下の信号振幅を得るようにしている。
【0003】尚、GTL回路について記載された文献の例としては、「USP5,023,488」がある。
【0004】
【発明が解決しようとする課題】GTL回路において、N−サブ(sub),Pウエル(well)プロセスを用いたLSIでは、駆動時のスパイク電流がウエル層で分離されるため、比較的容易に適用可能であるが、P−サブ,N−ウエルプロセスを用いたLSIではスパイク電流が他回路へ伝達するため、それを阻止するための特別な工夫が必要とされる。例えば、P−サブとPウエルとの間にN−ウエルを設けて3重ウエル構造にしたり、コンタクトホールを多数設け、隣接バッファとの間隔を離したりする必要がある。しかしながら、そのように3重ウエル構造にするのはプロセスが複雑になるし、隣接バッファとの間隔を離すことは占有面積の増大を余儀なくされる。また、LSIの電源電圧が例えば5Vから3.3Vに、あるいはその逆に変更された場合には、GTL回路の出力バッファを構成するnチャンネル型MOSトランジスタのサイズを変更する必要があるため、そのような電源電圧の変更に容易に対応することができない。
【0005】本発明の目的は、GTL回路と同等のインタフェースレベルと高速性を有し、しかも電源電圧の変更に容易に対応可能なインタフェース回路を提供することにある。
【0006】本発明の他の目的は、そのようなインタフェース回路を、P−サブ,N−ウエルプロセスを用いたLSIにおいて、隣接回路へのノイズ伝搬を阻止するための特別な工夫を必要とせずに、実現するための技術を提供することにある。
【0007】本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【0008】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【0009】すなわち、送信側に信号伝送路駆動用素子としてpチャンネル型電界効果トランジスタを配置し、このpチャンネル型電界効果トランジスタの出力端子と信号伝送路との間に、インピーダンス整合用抵抗を設けてインタフェース回路を構成する。このとき、電源電圧の変更に容易に対応可能とするには、上記抵抗を、半導体基板の外部に配置しすることによって、抵抗値の変更を可能にするとよい。また、受信側の信号入力初段回路を差動増幅器とすることができる。さらに、信号出力のための複数の出力バッファと、信号入力のための複数の入力バッファとが、共通の信号伝送路に結合される場合において、信号伝送路駆動用素子として配置されたpチャンネル型電界効果トランジスタと、このpチャンネル型電界効果トランジスタのソースインピーダンス整合のための抵抗とを含んで上記出力バッファを構成し、上記信号伝送路の両端部に終端抵抗を配置する。
【0010】
【作用】上記した手段によれば、信号伝送路駆動用素子としてのpチャンネル型電界効果トランジスタの出力端子と信号伝送路との間に整合用抵抗を設け、当該信号伝送を終端することは、GTL回路と同等のインタフェースレベルと高速性を達成し、また、当該抵抗を半導体基板の外部に配置し、それの値変更を可能とすることは、電源電圧の変更への対応の容易化を達成する。さらに、信号伝送路駆動用素子としてpチャンネル型電界効果トランジスタを適用することは、P−サブ,N−ウエルプロセスを用いたLSIにおいて、pチャンネル型電界効果トランジスタがN−ウエルによって基板から分離されるため、隣接回路へのノイズ伝搬を阻止するために3重ウェル構造を採用するなどの特別な工夫を不要とする。
【0011】
【実施例】図1には本発明の一実施例回路が示される。
【0012】図1において、送信用LSI20と受信用LSI30とは、それぞれ公知の半導体集積回路製造技術により単結晶シリコンなどの一つの半導体基板に形成され、信号伝送路Lを含む低振幅型のインタフェース回路によって互いに結合されている。送信用LSI20は、図示されない内部機能ブロックと、この内部機能ブロックの出力に応じて信号伝送路を駆動することによって、上記受信用LSI30に信号を伝達するための出力バッファとしての駆動素子を含む。この駆動素子には、オープンドレインとされたpチャンネル型MOSトランジスタM1が適用される。すなわち、このpチャンネル型MOSトランジスタM1のソース電極が、送信用LSI20の高電位側電源Vddに結合され、ドレイン電極が、当該LSI20の外部に引き出され、ゲート電極Gが、当該送信用LSI20における上記内部機能ブロックの出力端子に結合されている。また、このpチャンネル型MOSトランジスタM1のドレイン電極は送信用LSI20の外部出力端子を介して整合用抵抗Rtに結合され、さらにこの整合用抵抗Rtを介して信号伝送路Lに結合される。整合用抵抗Rtは、pチャンネル型MOSトランジスタM1のソースインピーダンス整合用とされ、特に制限されないが、LSI20,30を載置するボードに、当該LSI20,30とともに搭載され、当該ボードのプリントパターンに半田付けされることによってpチャンネル型MOSトランジスタM1のドレイン電極D、及び信号伝送路Lに電気的に結合されている。pチャンネル型MOSトランジスタM1のドレイン電極から出力信号を得るようにしているため、ゲート電極Gへの入力信号Sigの論理レベルが反転された状態で信号伝送路Lに送出される。
【0013】上記受信用LSI30の入力初段には、上記信号伝送路L、及び当該LSI30の外部入力端子を介して入力される信号をLSI内部に取込むための入力バッファとしての差動増幅回路A1が配置されている。受信用LSI30において、この差動増幅回路A1は、反転入力端子(−)と非反転入力端子(+)とを含み、反転入力端子(−)には、論理レベル判定のために当該LSI30の内部において生成されるか又は、LSI30の外部から供給された基準電圧Vrefが入力され、上記信号伝達路Lから非反転入力端子(+)に伝達された信号の論理レベルが上記基準電圧Vrefに基づいて判定されるようになっている。この差動増幅回路A1の出力は、当該LSI30の図示されない内部機能ブロックに伝達される。また、上記信号伝達路Lの受信用LSI30側端部には、当該信号伝達路Lでの信号反射を阻止するため、終端抵抗Rr1が設けられている。終端抵抗Rr1に他端には終端電圧Vtが印加される。この終端電圧VtはLSI20,30が搭載されるボードの電源回路等によって適宜に生成される。
【0014】本実施例において、送信用LSI20と受信用LSI30との信号のやり取りを可能とするためのインタフェース回路は、特に制限されないが、pチャンネル型MOSトランジスタM1、整合用抵抗Rt、信号伝送路L、終端抵抗Rr1、差動増幅回路A1を含んで構成される。
【0015】上記の構成において、送信用LSI20におけるpチャンネル型MOSトランジスタM1がオフされている場合には、受信用LSI30における差動増幅回路A1の非反転入力端子(+)の電圧レベルは、終端電圧Vtに等しくなる。それに対して、上記pチャンネル型MOSトランジスタM1がオンされた状態では、当該pチャンネル型MOSトランジスタM1のオン抵抗Rponと、整合用抵抗Rt、及び終端抵抗Rr1によって決定される電圧Vhが、差動増幅回路A1の非反転入力端子(+)に印加される。すなわち、この場合の電圧Vhは、 Vh=(Vdd−Vt)Rr1/(Rpon+Rt+Rr1)+Vt ……によって示される。
【0016】ここで、 Vh>Vref>Vt ……の関係が成立すれば、信号伝送路Lを介して伝達される信号の論理レベルを差動増幅回路A1において判定することができるので、送信側LSI20から受信側LSI30への信号伝達が可能とされる。
【0017】例えば、Vh=1.2V、Vref=0.8V、Vt=0.4Vとすると、GTL回路と同等の電気的特性を有する低振幅インタフェースを形成することができる。
【0018】信号伝送路Lの特性インピーダンスを50Ωとすると、終端抵抗Rr1=50Ωとなる。高電位側電源Vdd=5.0Vとすると、pチャンネル型MOSトランジスタM1のオン抵抗Rponと整合用抵抗Rtとの合成抵抗は式■より、 Rpon+Rt=〔(Vdd−Vt)Rr1/(Vh−Vt)〕−Rr1 =237.5Ω ……となるから、これからpチャンネル型MOSトランジスタM1オン抵抗Rponを差引けば整合用抵抗Rtの値を求めることができる。
【0019】また、高電位側電源Vdd=3.3Vの場合には、Rpon+Rt=131.25Ωとなる。このことから、整合用抵抗Rtの値の変更によって、Vdd=5V、Vdd=3.3Vのように電源電圧Vddの変更に対応することができる。換言すれば、GTL回路の場合のようにMOSトランジスタのサイズを変更する必要はなく、整合用抵抗Rtの値を変更するだけで、電源電圧Vddの変更にかかわらず、共通のインタフェースを実現することができる。
【0020】上記実施例によれば以下の作用効果が得られる。
【0021】(1)GTL回路では、LSIの電源電圧が例えば5Vから3.3Vに、あるいはその逆に変更された場合には、GTL回路の出力バッファを構成するnチャンネル型MOSトランジスタのサイズを変更する必要があるため、そのような電源電圧の変更に容易に対応することができないが、上記実施例によれば、整合用抵抗Rtの値の変更によって、Vdd=5V、Vdd=3.3Vのように電源電圧Vddの変更に対応することができる。
【0022】(2)また、整合用抵抗は、活線挿抜の際に、pチャンネル型MOSトランジスタM1の出力電流(ドレイン電流)を制限する機能をも有するので、CMOS−LSIのラッチアップを防止する効果をも有する。
【0023】図2には他の実施例回路が示される。
【0024】図2に示される回路では、終端抵抗としてブリーダ型が適用される。すなわち、信号伝送路Lの差動増幅回路A1側端部と、グランド(低電位側電源に等しい)GNDとの間、及び高電位側電源Vddとの間に、それぞれ抵抗Rr1、Rr2が接続されている。送信用LSI20におけるpチャンネル型MOSトランジスタM1がオフ状態のときの差動増幅回路A1の非反転入力端子(+)の電圧レベルがローレベルと判断されるように、抵抗Rr1、Rr2の分圧比が決定されるとともに、この抵抗Rr1、Rr2の並列合成抵抗値が、信号伝送路Lの特性インピーダンスに等しくなるように、抵抗Rr1、Rr2の値が設定される。
【0025】このように終端抵抗としてブリーダ型を適用した場合でも、基本的に、pチャンネル型MOSトランジスタM1のオープンドレインに整合用抵抗Rtが結合されているから上記実施例と同様の効果を得ることができる。また、本回路では、pチャンネル型MOSトランジスタM1がオフ状態のときの差動増幅回路A1の非反転入力端子(+)の電圧レベルが、ローレベルと判断されるように、抵抗Rr1、Rr2の分圧比を決定すれば良く、終端電圧Vtが不要なので、それを生成するための回路を形成する必要がない。
【0026】図3には他の実施例回路が示される。
【0027】図3に示される回路では、受信用LSI30に信号を伝達するための出力バッファとして、送信用LSI20に、pチャンネル型MOSトランジスタM1と、pチャンネル型MOSトランジスタM2が設けられ、さらに、このMOSトランジスタM1、M2を相補的にオン/オフ動作させるために、入力信号SigをインバータN1で反転させてから、pチャンネル型MOSトランジスタM2のゲート電極に伝達するようにしている。整合用抵抗として、pチャンネル型MOSトランジスタM1、M2に対応してそれぞれ抵抗Rt1、Rt2が設けられ、また、信号伝送路Lは、相補レベルの信号を伝達可能とするために、ペアケーブルとされる。ペアケーブルの一方がハイレベルのとき、他方はローレベルとされる。そして、そのような信号伝送路Lの受信用LSI30側端部では、差動増幅回路A1の差動入力端子間の信号振幅を小さくするため、ペアケーブルを橋絡するように、抵抗Rr1、Rr2の直列回路が設けられ、その直列接続箇所に、抵抗Rr3を介して終端電圧Vtが印加されるようになっている。そのような意味で、抵抗Rr1乃至Rr3は全て終端抵抗とされる。
【0028】本実施例回路においても、基本的に、pチャンネル型MOSトランジスタのオープンドレインに整合用抵抗が結合されているから、上記実施例回路と同様の効果を得ることができる。また、送信側から受信側にかけて差動構成となっているため、信号伝達時の外来ノイズが、差動増幅回路A1で相殺され、その結果、受信側LSI30の内部にノイズが伝達されないで済むから、ノイズに強い回路構成とされる。
【0029】図4には他の実施例回路が示される。
【0030】図4に示される回路では、受信用LSI30に信号を伝達するための出力バッファとして、送信用LSI20に、pチャンネル型MOSトランジスタM1と、pチャンネル型MOSトランジスタM2とがプッシュ/プル接続されたものが適用される。すなわち、MOSトランジスタM1、M2が直列接続され、それを相補的にオン/オフ動作させるために、入力信号SigをインバータN1で反転させてから、pチャンネル型MOSトランジスタM2のゲート電極に伝達するようにしている。整合用抵抗Rtは、pチャンネル型MOSトランジスタM1、M2の直列接続箇所に接続され、この整合用抵抗Rtの他端が信号伝送路Lに結合される。そして、この信号伝送路Lの受信用LSI30側端部では、終端抵抗Rr1が設けられ、この終端抵抗Rr1を介して終端電圧Vtが印加されるようになっている。入力信号Sigがハイレベルの場合、pチャンネル型MOSトランジスタM2が一時的にオンするため、信号伝送路Lの蓄積電荷を急速に引き抜くことができる。このため、上記実施例回路の場合よりもデータ転送時間の短縮が可能とされる。pチャンネル型MOSトランジスタM1、M2の直列接続箇所の電位が、pチャンネル型MOSトランジスタM2のしきい値電圧Vthp以下になったとき、当該pチャンネル型MOSトランジスタM2がオフされる。pチャンネル型MOSトランジスタM2がオフされた状態は、図1に示される回路と等価である。
【0031】図5には他の実施例回路が示される。
【0032】図5においては、一つのボードに載置された複数のLSI40、50、60の入出力端子が、共通の信号伝送路であるバスBUSに結合されている。複数のLSI40、50、60は、それぞれ内部論理回路5と、この内部論理回路5とバスBUSとの間で信号の入出力を可能とするための入出力バッファBUFとを含み、特に制限されないが、公知の半導体集積回路製造技術により単結晶シリコンなどの一つの半導体基板に形成される。上記入出力バッファBUFは、LSIの外部に信号を出力するための駆動素子として、pチャンネル型MOSトランジスタM1のオープンドレイン回路とされる。すなわち、pチャンネル型MOSトランジスタM1のソース電極は、高電位側電源Vddに結合され、ドレイン電極は、LSIの外部に引き出され、ゲート電極Gは、内部論理回路5ブロックの出力端子に結合されている。また、このpチャンネル型MOSトランジスタM1のドレイン電極は、LSIの外部出力端子を介して整合用抵抗Rtに結合され、さらにこの整合用抵抗Rtを介してバスBUSに結合される。整合用抵抗Rtは、上記実施例の場合と同様に、抵抗値の変更の容易性を考慮して、LSIの外付け部品の一つとされる。
【0033】各LSI40、50、60には、バスBUSを介して伝達される信号をLSI内部に取込むための入力バッファとして、差動増幅回路A1が配置されている。この差動増幅回路A1の反転入力端子(−)には、論理レベル判定のためにLSI内部において生成されるか又は、LSI外部より与えられた基準電圧Vrefが入力され、バスBUSから非反転入力端子(+)に伝達された信号の論理レベルが上記基準電圧Vrefに基づいて判定されるようになっている。この差動増幅回路A1の出力は、内部論理回路5に伝達される。また、バスBUSの両端部には、当該バスBUSでの信号反射を阻止するため、終端抵抗Rr1、Rr1が設けられ、この終端抵抗Rr1、Rr1を介して終端電圧Vtが印加されるようになっている。
【0034】上記の回路構成において、LSI間のデータ送受信の電圧レベルは、図1に示される回路の場合と同様であるが、バスBUSの両端部で終端されているため、直流的な抵抗は、一つの抵抗Rr1の半分になる。従って、上記■式は、以下のようになる。
Vh=(Vdd−Vt)(Rr1/2)
×〔Rpon+Rt+(Rr1/2)〕+Vtそして、同様に、Rpon+Rt=237.5/2であるから、高電位側電源Vddが5Vの場合の抵抗値は、ほぼ119Ωとなる。
【0035】また、高電位側電源Vddが3.3Vの場合の値も、合成抵抗が半分になるから、Rpon+Rt=65.6Ωとなる。
【0036】図6、図8には、基本的に図5の回路構成を採用して10個のLSIを共通のバスBUSに結合した場合のシミュレーション波形が示される。図6と図8とでは、横軸の時間スケールは等しいが、縦軸の電圧スケールが異なっている。また、図8では駆動素子(pチャンネル型MOSトランジスタ・オープンドレイン)の出力波形とともに、それへの入力波形が示される。入力波形は立ち上り時間Tr=1ns、立ち下がり時間Tf=1nsの台形波とされる。高電位側電源Vddは5Vとされ、差動増幅回路の入力容量の代用として、5PF(ピコファラッド)の固定容量を付けている。
【0037】図7、図9には、上記と同一条件でGTL回路を適用した場合のシミュレーション波形が示される。図7と図9とでは、横軸の時間スケールは等しいが、縦軸の電圧スケールが異なっている。図9では駆動素子(nチャンネル型MOSトランジスタ・オープンドレイン)の出力波形とともに、それへの入力波形が示される。入力波形は、立ち上り時間Tr=1ns、立ち下がり時間Tf=1nsの台形波とされる。
【0038】図8に示されるように、入力波形の2.5V、出力波形の0.8Vを過る点の時間をTpdとするとき、本実施例の場合、波形立ち下がり遅延時間Tpdfは、1.56ns、波形立ち上り遅延時間Tpdrは0.91nsである。一方、GTL回路の場合には、図9に示されるように、波形立ち下がり遅延時間Tpdfは、1.61ns、波形立ち上り遅延時間Tpdrは1.19nsであり、このことにより、本実施例回路では、GTL回路に匹敵する電気的特性が得られることが分かる。
【0039】図10には上記実施例回路が形成されるP−sub N−wellプロセス断面が示される。尚、比較のため、nチャンネル型MOSトランジスタの断面も示される。左端部100に位置するのが、5V電源が供給される駆動素子としてのpチャンネル型MOSトランジスタ、右端部200に位置するのが、3.3V電源が供給される駆動素子としてのpチャンネル型MOSトランジスタである。このpチャンネル型MOSトランジスタのオープンドレインが、上記実施例のように、インタフェース回路の出力最終段回路とされる。図10では、そのような二つのpチャンネル型MOSトランジスタの間に、nチャンネル型MOSトランジスタが二つ形成される。左端部100に位置するpチャンネル型MOSトランジスタと、右端部200に位置するpチャンネル型MOSトランジスタとは、互いに独立したNウェルに囲まれており、それによってノイズ伝搬(スパイク電流)が遮断されるため、同一のLSI基板上で、5V電源と3.3V電源を併用しても、ノイズに対する考慮は不要とされる。つまり、動作時にpチャンネル型MOSトランジスタのドレイン電極から電流が出力されるが、Nウェルが分離されているため、他の回路へこの出力電流が流れることはないから、低振幅インタフェースで特に重要となるノイズ伝搬の低減が容易である。すなわち、P−サブ,N−ウェルプロセスにおいて、上記実施例のようにpチャンネル型MOSトランジスタのオープンドレインをインタフェース回路の出力最終段に適用することは、3重ウェル構造を採用するなどの特別の工夫を必要としないから、プロセスの簡素化が図れて有利とされる。
【0040】また、駆動素子としてpチャンネル型MOSトランジスタを適用すると、微細プロセスで問題とされるホットキャリアによる特性劣化の問題もほとんど無い。なぜなら、nチャンネル型MOSトランジスタの多数キャリアはエレクトロンであり、容易に高エネルギーを得て、MOSトランジスタの酸化膜中にエレクトロンがトラップされるが、pチャンネル型MOSトランジスタの多数キャリアはホールであり、移動度も上記エレクトロンよりは少ないため、ホットキャリアが発生し難いからである。
【0041】図11には上記実施例における差動増幅回路A1の詳細な回路が示される。
【0042】図11に示される差動増幅回路は、特に制限されないが、0.3V〜1Vの小振幅入力信号Vinを取込み、それをCMOSレベル(5.0V振幅)に変換するためのレベル変換回路60を含んで構成される。このレベル変換回路60は、特に制限されないが、入力信号Vinを基準電圧Vrefと比較することによって当該入力信号を高電位側電源VddとグランドGNDとの中間レベル程度に電圧変換するためのレベルシフタ11と、このレベルシフタ11の出力信号を増幅するためのセンスアンプ29と、このセンスアンプ29の出力信号をCMOSレベルに変換するためのバッファ25とを含む。上記レベルシフタ11は、nチャンネル型MOSトランジスタ14,15の負荷としてpチャンネル型MOSトランジスタ12,13が結合される。nチャンネル型MOSトランジスタ16,17が並列接続され、上記nチャンネル型MOSトランジスタ16,17のソース電極がMOSトランジスタ16,17、及びnチャンネル型MOSトランジスタ18を介してグランドGNDに結合される。このレベルシフタ11は差動入力構成となっており、微小入力信号Vinは、このレベルシフタ11によって高電位側電源VccとグランドGNDとの中間のレベルに電圧変換される。このようなレベルに変換するのは、後段のセンスアンプ29が、ゲインの最も大きな動作点で動作可能とするためである。レベルシフタ11の動作はそれの定電流源素子を兼ねるMOSトランジスタ18によって制御される。つまり、このMOSトランジスタ18がオン状態の場合には回路に電流が流れるのでレベルシフタとして動作するが、逆にオフの場合には、回路電流が遮断されるので動作しない。
【0043】上記センスアンプ29は、差動結合されたnチャンネル型MOSトランジスタ22,23と、それの負荷としてのpチャンネル型MOSトランジスタ19,20,21とを含む。上記MOSトランジスタ22,23のソース電極は、定電流素子を兼ねるnチャンネル型スイッチMOSトランジスタ24に結合され、このMOSトランジスタ24によって動作制御される。上記レベルシフタ11を構成するMOSトランジスタ14,15のドレイン電極からの差動出力が、MOSトランジスタ22,23のゲート電極に伝達され、このセンスアンプ29で増幅されてから、後段のバッファ25に伝達され、ここでCMOSレベルに変換されるようになっている。
【0044】図12には上記差動増幅回路の他の構成例が示される。
【0045】pチャンネル型MOSトランジスタ31と32とが差動結合され、それが、pチャンネル型MOSトランジスタ35を介して高電位側電源Vddに結合され、また、nチャンネル型MOSトランジスタ33,34を介してグランドGNDに結合されている。pチャンネル型MOSトランジスタ32のゲート電極に、微小入力信号Vinが伝達され、pチャンネル型MOSトランジスタ31のゲート電極に基準電圧Vrefが伝達されるようになっている。pチャンネル型MOSトランジスタ32とnチャンネル型MOSトランジスタ34の直列接続箇所から差動出力が取出され、後段のインバータ36によって、CMOSレベルに変換されるようになっている。図12に示される差動増幅回路は、特に構成素子数が少ない点で、有利とされる。
【0046】図13には、上記実施例回路が適用されるプロセッサシステムが示される。
【0047】図13に示されるプロセッサシステムは、特に制限されないが、インタフェース回路72が設けられ、このインタフェース回路72によって各機能モジュール間での信号のやり取りが可能とされる。マイクロプロセッサ71とメモリ73はLSIプロセス技術の発達に伴い、ますます高速化される傾向にあるから、それに対応するため、高速データ転送が可能なようにインタフェースを構成する必要がある。例えば、バス76、バス77を信号伝送路とするマイクロプロセッサ71、メモリ73の電源電圧が現在5Vであっても、将来的に3.3Vに変更されることは十分に考えられ、そのような機能ブロック間のインタフェース回路として、上記実施例インタフェース回路を適用することは、整合抵抗の値を変更することによって電源電圧変更に容易に対応可能であるから、非常に有利とされる。尚、汎用LSI74やI/O(インプット/アウトプット)コントローラ75等は外部入出力装置等の制約から比較的低速のままで十分であるから、それらを結合するバス78は、従来のTTLバス等で十分とされる。
【0048】以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【0049】例えば、抵抗Rt、Rr1をLSIのパッケージ内部に設け、電源電圧変更において抵抗値の不足分を外付け抵抗により補うようにしても良い。
【0050】以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である低振幅インタフェース回路に適用した場合について説明したが、本発明はそれに限定されるものではなく、機能モジュール間のあらゆる各種インタフェースに適用することができる。
【0051】本発明は、少なくとも信号伝送路を介して送信側から受信側への信号伝達を行うことを条件に適用することができる。
【0052】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【0053】すなわち、信号伝送路駆動用素子としてのpチャンネル型電界効果トランジスタのソース電極と信号伝送路との間に整合用抵抗を設け、当該信号伝送を終端することによって、GTLと同等のインタフェースレベルと高速性が達成される。また、上記整合用抵抗を半導体基板の外部に配置し、それの値変更を可能とすることによって、電源電圧の変更への対応の容易化が達成される。さらに、信号伝送路駆動用素子としてpチャンネル型電界効果トランジスタを適用することによって、P−サブ,N−ウエルプロセスを用いたLSIにおいて、pチャンネル型電界効果トランジスタがN−ウエルによって基板から分離されるため、隣接回路へのノイズ伝搬を阻止するための3重ウェル構造を採用するなどの特別な工夫が不要とされる。




 

 


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