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発明の名称 半導体装置の製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−188415
公開日 平成6年(1994)7月8日
出願番号 特願平4−341849
出願日 平成4年(1992)12月22日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 木村 紳一郎 / 村上 英一 / 野田 浩正
要約 目的
急峻な不純物プロファイルを有する半導体基板上のMOS型半導体装置と、そのプロファイルを保ちながら素子作成が可能な製造方法を提供する。

構成
内部にデルタドープ層と呼ばれる急峻なプロファイルを有する不純物領域が存在する基板上にMOSトランジスタを形成する際、その素子分離領域をMOS構造とする。または、素子分離酸化膜を形成した後に急峻なプロファイルを有する不純物層を形成し、MOSトランジスタを形成する。
特許請求の範囲
【請求項1】半導体基板の主表面に第1の導電型の第1の不純物濃度を有する第1の不純物層を形成し、該第1の不純物層上に形成された該第1の不純物濃度より10倍以上高い第2の濃度を有する上記第1の導電型の第2の不純物層を形成し、該第2の不純物層上に形成された該第2の不純物濃度より10倍以上低い第3の濃度を有する上記第1の導電型の第3の不純物層を形成する第1の工程と、該第3の不純物層上に第1の絶縁膜を形成し、該第1の絶縁膜上に第1の導電膜を形成し、該第1の導電膜上に第2の絶縁膜を形成し、該第2の絶縁膜及び上記第1の導電膜を所望のパターンに形成し、露出した上記第1の導電膜の側壁に側壁絶縁膜を形成することにより、上記第1の導電膜を主体とした素子分離領域を形成する第2の工程と、該素子分離領域に囲まれた活性領域にゲート電極、ソース不純物領域及びドレイン不純物領域を形成する第3の工程とを具備し、該ソース不純物領域及びドレイン不純物領域は上記第3の不純物層から上記第1の不純物層内にかけて形成されることを特徴とする半導体装置の製造方法。
【請求項2】上記第1の導電型はp型に形成され、上記第2の不純物層はボロンを含み、その厚さが1ナノメータ以上20ナノメータ以下に形成され、かつ、上記第3の不純物層の厚さが30ナノメータ以上50ナノメータ以下に形成されることを特徴とする請求項1記載の半導体装置の製造方法。
【請求項3】上記第1の導電型はn型に形成され、上記第2の不純物層はアンチモンを含み、その厚さが1ナノメータ以上20ナノメータ以下に形成され、かつ、上記第3の不純物層の厚さが30ナノメータ以上50ナノメータ以下に形成されることを特徴とする請求項1記載の半導体装置の製造方法。
【請求項4】上記第1の導電膜は多結晶シリコンからなることを特徴とする請求項1乃至請求項3の何れかに記載の半導体装置の製造方法。
【請求項5】半導体基板の主表面に酸化により素子分離酸化膜を形成し、該素子分離酸化膜に囲まれた第1の活性領域上に第1の導電型の第1の不純物濃度を有する第1の不純物層を形成し、該第1の不純物層上に形成された該第1の不純物濃度より10倍以上高い第2の濃度を有する上記第1の導電型の第2の不純物層を形成し、該第2の不純物層上に形成された該第2の不純物濃度より10倍以上低い第3の濃度を有する上記第1の導電型の第3の不純物層を形成する第1の工程と、上記第1の活性領域にゲート電極、ソース不純物領域及びドレイン不純物領域を形成する第2の工程とを具備し、該ソース不純物領域及びドレイン不純物領域は上記第3の不純物層から上記第1の不純物層内にかけて形成されることを特徴とする半導体装置の製造方法。
【請求項6】上記第1の導電型はp型に形成され、上記第2の不純物層はボロンを含み、その厚さが1ナノメータ以上20ナノメータ以下に形成され、かつ、上記第3の不純物層の厚さが30ナノメータ以上50ナノメータ以下に形成されることを特徴とする請求項5記載の半導体装置の製造方法。
【請求項7】上記第1の導電型はn型に形成され、上記第2の不純物層はアンチモンを含み、その厚さが1ナノメータ以上20ナノメータ以下に形成され、かつ、上記第3の不純物層の厚さが30ナノメータ以上50ナノメータ以下に形成されることを特徴とする請求項5記載の半導体装置の製造方法。
【請求項8】上記第1の導電膜は多結晶シリコンからなることを特徴とする請求項5乃至請求項7の何れかに記載の半導体装置の製造方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、金属−酸化膜−半導体から構成されるMOS(Metal-Oxide-Semiconductor)型の電界効果半導体装置に関し、特に、素子寸法を微細化した時に顕著になる、しきい電圧の低下やパンチスルーといった性能劣化現象を効果的に抑制することが可能な半導体装置とその製造方法を提供するものである。
【0002】
【従来の技術】半導体素子の微細化は、単に寸法の縮小だけで達成されてきたのではなく、寸法の縮小に伴って顕著になる、短チャネル効果や、パンチスルー現象などの望ましくない現象を効果的に抑制してきた結果でもある。この際の指針となったのが、比例縮小則であり、これに従って、寸法の縮小とともに、基板濃度を増加させ、ゲート酸化膜を薄くし、かつ、ソース・ドレインを形成する不純物層を浅くしてきた。今後も半導体素子、特に、MOS型の電界効果素子を微細化して行くためには、この指針に従うことになると、次のような微細化阻害要因があることがわかっている。それは、基板濃度が増加するとソース・ドレインの空乏層幅が低減し、パンチスルーを抑制できる。そのため短チャネル特性が向上する。しかし、その反面、基板濃度が増加するとしきい電圧の上昇を招く。そこで、図4の不純物プロファイルの模式図(図中の6”)に示したように、基板に不純物をイオン打ち込みする際に、ピーク濃度位置が、表面ではなく基板内部に存在するような条件を選択する。これはMOS型の電界効果素子のチャネルを形成する基板表面近傍の濃度を小さくしてしきい電圧の上昇を防ぎ、基板内部を高濃度にしてパンチスルーを抑制するためである。そのような条件を有する基板を得るには、具体的には、基板がp型の場合にはボロンを20KeV程度で、また、n型の場合には砒素を100KeV程度で、1x1013/cm2程度を基板に打ち込む。この結果、ピーク濃度位置は50nm程度になり、ピーク濃度(1x1018/cm3)に比べて、表面濃度を半分程度に小さくすることができる。表面濃度が小さいのでしきい値電圧を上昇させずに、ピーク濃度の層によりパンチスルーを抑制することができる。以下、ピーク濃度の層をパンチスルーストッパ層と呼ぶこととする。
【0003】このようなパンチスルーストッパ層を形成した半導体装置として、図3に示したものがある。この例では、相補型のMOS(CMOS:Complimentary MOS)半導体装置を示した。CMOSでは、同一の半導体基板(1)表面に、p型のウェル(4)とn型のウェル(5)を有し、それぞれの半導体領域に、n型チャネルとp型チャネルのMOS素子を作製している。6”はp型のパンチスルーストッパ層を示し、上記したように、ボロンをイオン打ち込みして形成している。13はn型のパンチスルーストッパであり、砒素をイオン打ち込みしたものである。
【0004】なお、図3において、1は半導体基板、4はp型のウェル領域、5はn型ウェル領域、6”はp型のパンチスルーストッパ層、11’は素子分離酸化膜、13はn型のパンチスルーストッパ層、14はゲート酸化膜、15はゲート電極、16はn型のソース・ドレイン不純物層、17はp型のソース・ドレイン不純物層、18は層間絶縁膜、19はコンタクトを埋める金属、20は配線金属である。
【0005】
【発明が解決しようとする課題】図3に示す従来の半導体装置では、p型のウェル(4)に形成するn型チャネルのMOS素子のソース・ドレイン不純物層(16)は、通常、砒素のイオン打ち込みで形成する。しかし、パンチスルーストッパ層(6”)がボロン打ち込みで形成され、基板深さ方向に広がりを持っているために、図4中にも示したように、n型のソース・ドレインの不純物層端でのp型のパンチスルーストッパ層(6”)の濃度が1×1018/cm3程に大きくなってしまう。一般に、n型不純物層とp型不純物層の接合部での濃度が大きいほど接合容量は大きくなるので、この場合はソース・ドレインの接合容量が増加し、CMOS素子の性能向上を妨げる。
【0006】一方、n型ウェル(5)に形成されるp型チャネルのMOS素子では、パンチスルーストッパ層(13)は砒素打ち込みで形成される。砒素はイオン打ち込みによる分布の広がりがボロンに比べて小さく、また、p型チャネルのMOS素子の場合、ソース・ドレインの不純物層(17)はボロンのイオン打ち込みで形成するので濃度分布の広がりが大きくなり、p型の不純物層(17)の端でのn型のパンチスルーストッパ層(13)の濃度はかなり小さくできる。 このように、p型チャネルのMOS素子については、従来からのイオン打ち込み法を用いて、ソース・ドレインの接合容量が小さく、かつ短チャネル特性に優れた微細MOS素子を作成できる可能性がある。しかし、CMOSにおいては、n型チャネルMOS素子の性能向上も達成しなければならないので、p型のパンチスルーストッパの形成には、イオン打ち込みに比べて、より急峻なプロファイルを実現できる方法が必要である。
【0007】このp型のパンチスルーストッパの形成に関して、特開平4−28149号公報に開示されているように、分子線エピタキシャル法を用いて、原子層で不純物を成長させ、かつ、不純物分布を数十ナノメータで制御する技術が考案されている。
【0008】分子線エピタキシャル法は急峻なプロファイルを形成できるという利点はあるが、半導体基板全面に結晶を成長させる方式であるため、CMOS素子のように、同一の半導体基板に導電型の異なる領域を作ることができないという欠点がある。さらに、急峻な不純物プロファイルを形成しても、同公報に開示されているMOS素子の製造方法では素子形成の際の熱処理の影響により急峻なプロファイルを保つことができない。
【0009】具体的に説明すると、分子線エピタキシャル法では図4に示された線6’のように、半導体基板内部に非常に急峻なプロファイルを有する不純物層を形成するが、従来のMOS素子の製造プロセスでは、850℃以上の熱処理を受けるために、不純物拡散が生じ、プロファイルがなだらかになってしまう。また、熱処理前のプロファイルが急峻であればあるほど、プロファイルの広がりが大きいという問題がある。
【0010】このプロファイルの広がりを大きくしてしまう熱処理工程として最も影響の大きいのが、素子分離酸化膜の成長工程である。素子分離酸化膜は、半導体基板上で各素子を電気的に分離するのに必須であり、通常では熱酸化法が用いられている。この素子分離酸化膜はゲート酸化膜と異なり、200nm以上の膜厚を必要とするため、通常、熱酸化法には1000℃以上の高温酸化が使用される。この素子分離酸化膜成長は上記のパンチスルーストッパ形成後に行われるために、このような高温度では濃度プロファイルをエピタキシャル成長直後の数十nm以下に保つことは不可能である。
【0011】
【課題を解決するための手段】本発明の第1の製造方法では、上述の急峻なプロファイルをもつ基板上に素子分離方法として酸化膜を成長させる方法ではなく、金属−酸化膜−半導体からなるMOS構造(10,9,4)の素子分離領域を形成し、酸化膜(9)と半導体(4)の界面の蓄積層を用いる方法により素子間の絶縁分離を行うことを特徴とする。
【0012】さらに本発明の第2の製造方法では、n型チャネルMOSを形成する領域にp型のパンチスルーストッパ層(6)を分子線エピタキシャル法で形成し、p型チャネルMOSを形成する領域には砒素を打ち込むことにより、n型のパンチスルーストッパ層(13)を形成し、金属−酸化膜−半導体からなるMOS構造の素子分離領域を形成することにより、CMOS素子の製造を行うことを特徴とする。
【0013】また、本発明の第3の製造方法では、素子分離酸化膜を形成した後に急峻なプロファイルを有する不純物層を形成したCMOS素子の製造を行う。
【0014】
【作用】第1の製造方法では酸化膜の膜厚は通常の素子分離酸化膜よりかなり薄いので低温での酸化膜形成が可能である。また、MOS構造の金属としては多結晶シリコンを採用することができるので、その場合の多結晶シリコンの堆積温度は600℃以下と低い。このような素子分離構造を採用することで、MOS素子の製造工程で最も高温かつ長時間の、素子分離酸化膜成長工程を避けることができる。従って、チャネルストッパ層のプロファイルを崩さずに素子分離領域を形成できる。
【0015】第2の製造方法では、n型チャネルMOS素子とp型チャネルMOS素子の分離に金属−酸化膜−半導体からなるMOS構造の素子分離領域を形成することにより、特にp型チャネルMOS素子の形成されるnウェルと素子分離領域の界面に反転層が形成されないので素子分離特性が優れたものとなる。
【0016】第3の製造方法では、素子分離酸化膜を形成した後に急峻なプロファイルを有する不純物層を形成するので、素子分離酸化膜形成時の高温によって急峻なプロファイルが崩れることがない。
【0017】
【実施例】以下、本発明の第1の実施例について、図5〜図7を用いて説明する。まず、n型チャネルのMOS素子を作成した例について説明する。
【0018】図5(a)に示したように、第1導電型のシリコン基板(具体的には、ボロンを1x1015/cm3程度含む10Ωcmのシリコン基板)(1)の表面に酸化膜(2)を20nm程度成長させ、ボロンを60KeV、5x1012から1x1013/cm2のドーズ量でイオン打ち込みした。以下、ボロンを用いた実施例を説明するが、ボロンの代わりに3価の物質を用いても本発明は有効である。
【0019】次に、1000℃で熱処理を行い、イオン打ち込みで導入した不純物を基板内部に拡散させ、深さが3ミクロン程度のp型ウェル(4)を形成した(図5(b))。
【0020】次に、酸化膜(2)を除去して、清浄なシリコン表面を露出させた後に、もう一度、露出したシリコン表面に酸化膜を形成する。
【0021】表面に酸化膜を成長させたシリコン基板を、分子線エピタキシャル装置に装填し、超高真空中で850℃、20分の加熱を行う。これによって、酸化膜が昇華し、清浄なシリコン表面が露出する。この清浄なシリコン表面にバッファ層と呼ばれるシリコン層(図には示していない)を10から20nm程度成長させる。そして、K−セルと呼ばれる蒸発装置から、ボロンを蒸発させる。この時の基板温度は500℃以下である。1013/cm2の面密度でボロン(6)をバッファ層に吸着させる。このバッファ層において、ボロン濃度が急峻に高くなるのでデルタドーピングと呼ばれる。そして、このバッファ層上にシリコン膜(7)を50nm程度エピタキシャル成長させる。基板温度は、結晶性を良くするために700℃とした。(図5(c))分子線エピタキシャル装置からシリコン基板を取り出した後に、図5(d)に示したように、酸化膜(9)を成長させる。その後、素子分離能力を高めるため、すなわち、素子分離領域のシリコン表面が反転して導電層が形成されるのを防ぐために、表面にボロンをイオン打ち込みする。この酸化膜(9)は素子分離領域を形成するMOS構造のゲート酸化膜になるので、絶縁性や信頼性に優れたものでなければならない。また、この際、基板には既にボロンがデルタドーピングされているので、酸化温度はできるだけ下げなければならない。そこで、本発明では、酸化温度を低温化できる高圧酸化法を用いた。酸化雰囲気は水蒸気で、圧力は9気圧、温度は800℃である。この条件で、20から30nmの酸化膜を成長させる。
【0022】次に、図6(a)に示したように、この酸化膜(9)の上に、素子分離領域を規定する多結晶シリコン(10)を公知の気層成長法で堆積する。使用するガスはジシラン(Si26)であり、これを520℃程度で熱分解させる。この結果、基板上には非晶質のシリコン膜が堆積する。膜厚は100nmである。また、本発明では、同時にフォスヒン(PH3)を混入させる方法を採用した。これによって、イオン打ち込みで不純物を導入する方法と比較して、工程の削減と熱サイクルの低減される。ここではフォスヒンを使用して多結晶シリコン(10)をn型にしたが、ボロンを導入してp型にすることもできることは言うまでもない。p型にすると、多結晶シリコン(10)と半導体基板の仕事関数差が小さくなるために、酸化膜と半導体の界面は反転しにくくなり、素子分離特性が向上する効果がある。さらにこの多結晶シリコンの上に、酸化膜(11)を堆積した。この酸化膜(11)は、多結晶シリコン(10)を絶縁する膜であり、膜厚も100nmと比較的厚いために、本実施例では、プラズマ放電を用いた堆積法を採用した。これは、真空容器内にシリコンを含むガスと酸素を含むガスを混入し、これを放電させることで酸化膜を堆積させるものである。酸化温度は450℃程度である。
【0023】次に、図6(b)に示したように、公知の光リソグラフィ法を用いて、所望の有機膜パターン(8)を形成する。そして、この有機膜(レジスト)をマスクとして、下地の酸化膜(11)、多結晶シリコン膜(10)を加工する。そして、加工のマスクとなった有機膜を除去して、基板表面の洗浄を行う。
【0024】次に、この基板表面に再びプラズマ酸化膜堆積法で酸化膜を堆積し、さらに、公知のドライエッチング法で異方性エッチングを行うと、図6(c)に示したように、多結晶シリコン(10)と酸化膜(11)の側壁にのみ、側壁酸化膜(12)が残り、多結晶シリコン(10)が絶縁される。この際、多結晶シリコンで被われていない表面の酸化膜(9)も除去されて、基板表面が露出する。
【0025】次に、図6(d)に示したように、MOS素子のゲート酸化膜(14)を、公知の熱酸化法を用いて形成した。ゲート酸化膜は5nmと非常に薄いので、その形成の際に800℃の熱酸化法を用いてもデルタドーピングされたボロンはあまり拡散しない。この上に、上記の不純物を含んだシリコン膜を堆積して、所望のゲート電極形状(15)に加工した。
【0026】次に、図7(a)に示したように、ゲート電極(15)をマスクとして、MOS素子のソース・ドレイン不純物層を形成する不純物をイオン打ち込みする。不純物は砒素であり、打ち込みエネルギーは10から20KeVで、ドーズ量は5x1014から5x1015/cm2である。この打ち込み条件で、同図中に示したように、デルタドープ層(6)よりも深い位置に先端が存在する不純物層(16)を形成することができた。
【0027】最後に、図7(b)に示したように、層間絶縁膜(18)を500nm程度堆積し、コンタクト孔を開口し、これをタングステンなどの金属(19)で埋め戻した後に、配線金属(20)を形成してMOS素子が完成する。層間絶縁膜(18)には、燐を多量に含む酸化膜を用いた。形成温度は450℃である。
【0028】本実施例では、説明を簡単にするために、MOS素子しては、いわゆるシングルドレイン構造を採用したが、公知のエル・ディー・ディー構造(LDD:Lightly Doped Drain)を採用できることは言うまでもない。また、n型チャネルのMOS素子について説明してきたが、基板の導電型を逆にすればp型チャネルのMOS素子も同様のプロセスで作成することができる。基板の導電型を逆にした場合にはパンチスルーストッパ層を形成するためにデルタドーピングする不純物にアンチモン等の5価の物質を用いればよい。
【0029】第2の実施例では、本特許をCMOS素子の作成に適用した例について説明する。CMOS素子では、同一基板の内部に導電型の異なる半導体領域が存在するために、MOS素子のパンチスルーストッパ層も作り分けなければならない。しかしながら、分子線エピタキシャル法に限らず、基板全面にシリコンを成長させる方法では、作り分けることは、現実的には不可能である。そこで、本実施例では、上述したように、p型チャネルのMOS素子のパンチスルーストッパには、分布の広がりの少ない砒素が使えることを利用して、n型チャネルのMOS素子のパンチスルーストッパ形成にのみ分子線エピタキシャル法を利用する、現実的なCMOS素子プロセスを考案した。
【0030】まず、半導体基板内部に導電型の異なる半導体領域を形成する。これには、公知の2重ウェル構造を作成するプロセスを採用した。始めに、図8(a)に示したように、第1導電型のシリコン基板(具体的には、ボロンを1x1015/cm3程度含む、10Ωcmのシリコン基板)に、酸化膜を10nm程度成長させ、さらに、シリコンの窒化膜を200nm程度、公知の気層成長法で堆積する。
【0031】次に、図8(b)に示したように、窒化膜の一部を公知のリソグラフィ法およびドライエッチング法を用いて除去する。この領域にn型ウェルを形成するために、燐を加速電圧125KeVで、約1x1013/cm2程度打ち込んだ。この際、残っている窒化膜(3)がマスクとなるために、窒化膜が存在する領域には、燐イオンは打ち込まれない。
【0032】次に、図8(c)に示したように、窒化膜(3)をマスクにして基板を酸化すると、窒化膜は酸素を通過させないので、窒化膜の無い領域にのみ酸化膜(2’)が成長する。膜厚は100nmである。
【0033】次に、図8(d)のように、窒化膜を選択的に除去した後に、p型ウェルを形成するために、ボロンを加速電圧60KeVで、約7x1012/cm2程度打ち込んだ。この際、n型ウェルになる領域は酸化膜(2’)で被われているために、ボロンイオンは打ち込まれない。
【0034】次に、図9(a)に示したように、1000℃で熱処理を行い、イオン打ち込みで導入した不純物を基板内部に拡散させ、深さが3ミクロン程度のp型ウェル(4)とn型ウェル(5)を形成した。
【0035】さらに、図9(b)に示したように、2’の酸化膜を残すように2の酸化膜を除去する。酸化膜の除去にはフッ酸溶液を用いたが、2’の膜厚は2の酸化膜に比べて10倍以上厚いので、エッチング時間の制御によって2’の酸化膜を残すことができる。
【0036】次に、図9(c)に示したように、この半導体基板表面に、第1の実施例で述べた手順により、ボロンのデルタドープ層(6)と、シリコンエピタキシャル層(7)を形成する。この際、酸化膜(2’)上に形成されたシリコン膜は非晶質シリコン膜となる。
【0037】非晶質シリコン膜上に素子を作ることはできないので、この非晶質シリコン膜のみを除去する工程を行う。そこで、図9(d)に示したように、p型ウェル領域(4)を被う有機膜マスクを形成し、非晶質シリコン膜を除去する。非晶質シリコン膜の除去に際しては、酸化膜(2’)が下地となるために、n型ウェル領域(5)がエッチングの影響を受けることはない(図10(a))。次に、マスクとなった有機膜(8)を除去した後に、酸化膜(2’)をフッ酸溶液で除去し、図10(b)に示したように、基板表面を露出させる。図中に示したように、デルタドーピングされたp型ウェル領域(4)は、n型ウェル領域(5)よりエピタキシャル成長させたシリコン膜(7)だけ高くなっている。ただし、その高さはたかだか100nm程度である。
【0038】これからは、前述したように、MOS素子の作成を行う。前述の実施例との違いは、n型およびp型チャネルのMOS素子を作るために、マスクを用いたイオン打ち込みなどが必要になる点である。まず、図10(c)に示したように、表面に20nmの酸化膜(9)を成長させる。酸化膜の成長には、前述した高圧酸化法を用いた。そして、p型ウェル領域(4)を被って、n型ウェル領域の表面に不純物をイオン打ち込みする。目的は、前述したように、素子分離特性を改善するためである。ここでは、燐を20KeVで、5x1011/cm2程度打ち込んだ。次に、図10(d)に示したように、n型ウェル領域を被って、ボロンをイオン打ち込みする。加速電圧は20KeV、ドーズ量は5x1011/cm2程度である。これらのイオン打ち込みによって、MOS構造のしきい電圧が上昇し、MOS界面が反転するのが防げる。
【0039】次に、図11(a)に示したように、酸化膜(9)上に不純物(具体的には燐を高濃度で含む)シリコン膜(10)を堆積して、さらに、酸化膜(11)を形成する。
【0040】次に、図11(b)に示したように、公知のリソグラフィ法とドライエッチング法を用いて、酸化膜(11)とシリコン膜(10)を、所望の形状に分離して素子分離領域を決定する。
【0041】さらに、図11(c)に示したように、シリコン膜(10)の側壁に側壁絶縁膜(12)を形成して、シリコン膜(10)を絶縁する。電気的な素子分離に際しては、多結晶シリコンの電位は0Vにする。前述したイオン打ち込みによって、シリコン表面の濃度は高くなっており、その結果MOS構造のしきい電圧も高くなっているので、多結晶シリコン(10)の電位が0Vでは反転層が形成されず、多結晶シリコンに被われた領域には電流は流れない。特に、n型ウェル領域(5)では、多結晶シリコン(10)と基板とは導電型が同じであるために、本質的にしきい電圧が高い状態が実現できるので、素子分離特性に優れている。
【0042】次に、図11(d)に示したように、p型ウェル領域(4)を有機膜マスク(8)で被って、n型ウェル領域(5)の内部に砒素でパンチスルーストッパ(13)を形成する。打ち込みエネルギーは100KeV、ドーズ量は1x1013/cm2程度である。
【0043】次に、図12(a)に示したように、ゲート酸化膜(14)、ゲート電極(15)の形成を行う。ここでも、燐を高濃度で含む多結晶シリコンを用いた。前述したように、ゲート電極構造として、LDD構造にしたり、また、多結晶シリコンとシリコンの化合物であるシリサイド膜の積層膜にすることも可能である。さらには、p型チャネルのMOS素子のゲート電極を、p型の多結晶シリコンにすることで、表面チャネル型の素子にすることも可能である。
【0044】次に、MOS素子のソース・ドレイン不純物層を形成するために、図12(c)図12(d)に示したように、一方の導電型の領域をマスクして、イオン打ち込みを行う。n型チャネルのMOS素子の場合には砒素を15KeV、2x1015/cm2の条件で打ち込み、ソース・ドレインとなる不純物層(16)を形成し、また、p型チャネルのMOS素子の場合にはBF2を15KeV、2x1015/cm2の条件で打ち込み、ソース・ドレインとなる不純物層(17)を形成した。
【0045】最後に、層間絶縁膜(18)の形成、コンタクト孔の開口、そして、コンタクト孔の金属(19)による埋め戻しを行い、配線金属を形成して、デルタドープ層を有するCMOS素子を完成した。
【0046】以上は素子間分離に多結晶シリコン(10)を使用する方法を述べたが、この方法では、多結晶シリコン(10)下のゲート絶縁膜だけで素子分離領域という広い領域を被っているために、どこか一部で絶縁耐圧不良を起こす確率が高いという問題がある。このため、従来の素子分離酸化膜が使用できれば、その方が望ましい。そこで、次の実施例では、公知の選択エピタキシャル成長方法を採用したCMOS素子の作成例について記述する。選択エピタキシャル成長法は、シリコン基板表面が露出している領域にのみシリコンの単結晶膜を成長させ、酸化膜などの絶縁膜で被われた領域には成長が起こらないようにする技術である。しかしながら、その成長温度が800℃以上と、これまでの実施例で述べてきたエピタキシャル膜の成長温度に比べて高いために、急峻なドーピングプロファイルを維持するのが難しいという欠点がある。この選択エピタキシャル成長法を用いるMOSFETに関しては、特開昭63−211679、および、特開平4−179160で述べられているが、それらの例では高濃度基板を用いており、本発明のように急峻な不純物プロファイルを用いることには言及されていない。以下、第3の実施例を図13〜図15を使って説明する。
【0047】図13(a)は、実施例2の図9(a)までの行程と同様にして、第1導電型の半導体基板(1)にウェル領域(4、5)を形成したところを示す図である。
【0048】ウェル領域を形成した基板表面に、図13(b)に示したように、選択酸化の際のマスクとなる窒化膜(3)を堆積して、所望の形状に加工する。
【0049】この基板を高温の酸化雰囲気に置くと、窒化膜で被われていない領域に酸化膜(2)が成長し、図13(c)のような断面になる。具体的には、1100℃の酸化雰囲気で、400nmの酸化膜を成長させた。
【0050】次に、図13(d)に示したように、窒化膜(3)を除去した後、n型ウェル領域(5)にマスクをすることにより、p型ウェル領域(4)の表面のみを露出させ、n型ウェル領域(5)は酸化膜で被われた状態にする。
【0051】次に、この基板をエピタキシャル成長炉に装填する。この実施例で使用したエピタキシャル装置は、シリコンを含むガスを導入するようになっている。これが、実施例2で述べた、蒸発源を用いる装置との違いである。まず、図14(a)に示したように、ボロンを含むガス、具体的にはジボランを導入して、基板全面にボロン(6)を被着させる。さらに、シリコンを含むガス、具体的にはジシランを導入し、成長温度を800℃程度に保持すると、酸化膜の無いシリコン基板表面にのみ、シリコン単結晶膜(7)が成長する。基板全面にはボロンが被着しているが、その面密度は小さいので、シリコン単結晶膜の成長の妨げにはならない。
【0052】次に、図14(b)に示したように、nウェル領域5上にある酸化膜上のボロン(6)を除去する。ボロン(6)の除去には、マスクを用いたり表面洗浄をする方法がある。そして、さらに、n型ウェル領域(5)上の酸化膜を除去して、シリコン基板表面を露出させる。
【0053】そして、図14(c)に示したように、p型ウェル領域(4)のみをマスクで被い、n型ウェル領域(5)に砒素でパンチスルーストッパ(13)を形成する。打ち込みエネルギーは100KeV、ドーズ量は1x1013/cm2程度である。
【0054】次に、図14(d)に示したように、ゲート酸化膜(14)、ゲート電極(15)の形成を行う。ここでも、燐を高濃度で含む多結晶シリコンを用いた。前述したように、ゲート電極構造として、LDD構造にしたり、また、多結晶シリコンとシリコンの化合物であるシリサイド膜の積層膜にすることも可能である。さらには、p型チャネルのMOS素子のゲート電極を、p型の多結晶シリコンにすることで、表面チャネル型の素子にすることも可能である。
【0055】次に、図15(a)に示したように、p型チャネル、n型チャネルのそれぞれのMOS素子のソース・ドレイン不純物層(16,17)を形成する。n型チャネルのMOS素子の場合には砒素を15KeV、2x1015/cm2の条件で打ち込み、不純物層(16)を形成し、また、p型チャネルのMOS素子の場合にはBF2を15KeV、2x1015/cm2の条件で打ち込んみ、不純物層(17)を形成した。
【0056】最後に、図15(b)に示したように、層間絶縁膜(18)の形成、コンタクト孔の開口、そして、コンタクト孔の金属(19)による埋め戻しを行い、配線金属を形成して、デルタドープ層を有するCMOS素子を完成した。
【0057】図16は、本発明の第2の実施例において形成された半導体装置を用いたCMOS型インバータの平面図である。従来型CMOSとほとんど同じであるが、図2における多結晶シリコン(10)からなる素子分離用のパターンに給電するコンタクトが必要となる。ここで、30はn型ウェルを形成するためのパターンであり、これで囲まれた領域がn型ウェルとなり、それ以外の領域がp型ウェルとなる。31は素子分離用パターンを規定するものである。これで囲まれた領域が素子の活性領域となり、不純物層やチャネルが形成される。32はゲート電極である。33は、p型チャネルMOS素子とn型チャネルMOS素子を形成する際にそれぞれの領域に不純物を打ち分けるためのパターンである。34はコンタクト孔、35は配線金属パターンを示している。
【0058】
【発明の効果】以上述べてきたように、本発明の半導体装置の製造方法を用いれば、濃度分布が非常に急俊なパンチスルーストッパが形成できるので、チャネル近傍での不純物濃度を低くしつつパンチスルー現象が顕著に抑制できる。その結果、しきい電圧低下を伴わないで短チャネル特性を大幅に改善できた。具体的には、チャネル長にして0.1ミクロンのMOS素子まで、安定な動作を得ることができた。また、これまでエピタキシャル法はCMOS素子の作成には適していないと考えられていたが、本発明を用いれば、従来の半導体プロセスを使用した現実的な方法でデルタドープ層を有するCMOS素子が実現可能となった。このため、CMOS素子の性能が大幅に向上した。デルタドープ技術を使用することで、また、パンチスルーストッパ層とMOS素子の不純物層との深さを制御できるようになったために、それらが作る接合の容量を低減することができた。
【0059】以上の結果、0.1ミクロンレベルのMOS素子が実現できた。




 

 


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