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発明の名称 半導体装置及びその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−188253
公開日 平成6年(1994)7月8日
出願番号 特願平4−339879
出願日 平成4年(1992)12月21日
代理人 【弁理士】
【氏名又は名称】薄田 利幸
発明者 藤崎 芳久 / 望月 和浩 / 芳賀 徹 / 比留間 健之
要約 目的
高性能半導体素子の薄い能動層へのサイドコンタクト構造に関し、特に能動層との接触抵抗の低減に有効な構造を提供する。

構成
周辺部では厚く、中心部では薄い能動領域(4)と、これを挾むように配置された導電型又は種類の異なる半導体層(3,5)から成る。半導体装置において、能動領域4の厚みを、キャリアの走行する素子中心部では薄く、オーミック電極7への接続をとる素子周辺部では厚い構造とする。
特許請求の範囲
【請求項1】半導体基板結晶上の特定の領域に設けられた不純物濃度が均一な第1の導電型を持つ第1の半導体結晶層と、前記第1の半導体結晶層と種類が異なり該第1の半導体結晶層を上下に挟むように配置された2つの半導体結晶層と、前記第1の半導体結晶と同一の導電型を有する低抵抗の配線材料とを有する半導体装置において、前記第1の半導体結晶層の厚みを、前記配線材料との接続部を含む該第1の半導体結晶層の周辺部分において厚く、前記接続部よりも内側の部分において薄くしたことを特徴とする半導体装置。
【請求項2】半導体基板結晶上の特定の領域に設けられた不純物濃度が均一な第1の導電型を持つ第1の半導体結晶層と、前記第1の半導体結晶層を上下に挟むように配置された第2の導電型を持つ2つの半導体結晶層と、前記第1の半導体結晶と同一の導電型を有する低抵抗の配線材料とを有する半導体装置において、前記第1の半導体結晶層の厚みを、前記配線材料との接続部を含む該第1の半導体結晶層の周辺部分において厚く、前記接続部よりも内側の部分において薄くしたことを特徴とする半導体装置。
【請求項3】請求項1または2記載の半導体装置において、前記第1の半導体結晶層が能動素子として機能するために必要な厚みをD0、前記低抵抗配線材料の層を形成する際生じる厚みのバラツキや汚染に対する余裕度をD1としたとき、前記第1の半導体結晶層の中心部分の厚みをD0、周辺部分における厚みをD0+D1としたことを特徴とする半導体装置。
【請求項4】請求項1または2記載の半導体装置において、前記配線材料との接続部を含む前記第1の半導体結晶層の周辺部分の厚みが、該第1の半導体結晶層の中央部分の厚みに比べて10nm〜30nm厚いことを特徴とする半導体装置。
【請求項5】請求項1〜4のいずれか1項において、前記半導体装置が、前記第1の半導体結晶層としてのGaAsベース層と、前記2つの半導体結晶層としてのGaAsコレクター層及びAlGaAsエミッター層と、前記配線材料としてのGaAs低抵抗層とを備えたヘテロ接合バイポーラトランジスタであり、前記ベース層の厚みが、前記エミッター層と接触する内側部分で薄く、前記低抵抗層と接触する周辺部分において厚く構成されていることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項6】請求項1〜4のいずれか1項において、前記半導体装置が、前記第1の半導体結晶層としてのn型チャネル層と、前記2つの半導体結晶層としてのp型キャリアブロック層及び高抵抗キャリアブロック層と、前記低抵抗の配線材料としてのn型電極取り出し層とを備えたHIGFETであり、前記チャネル層の厚みが、前記高抵抗キャリアブロック層と接触する内側部分で薄く、前記電極取り出し層と接触する周辺部分において厚く構成されていることを特徴とするHIGFET。
【請求項7】半導体基板結晶上の特定の領域に設けられた不純物濃度が均一な第1の導電型を持つ第1の半導体結晶層と、前記第1の半導体結晶層と種類が異なり、該第1の半導体結晶層を上下に挟むように配置された2つの半導体結晶層と、前記第1の半導体結晶と同一の導電型を有する低抵抗の配線材料とを有する半導体装置の製造方法において、前記第1の半導体結晶層を、選択成長法によって、前記配線材料との接続部を含む周辺部分では厚く、前記接続部よりも内側の部分では薄く成長させることを特徴とする半導体装置の製造方法。
【請求項8】半導体基板結晶上の特定の領域に設けられた不純物濃度が均一な第1の導電型を持つ第1の半導体結晶層と、前記第1の半導体結晶層を上下に挟むように配置された第2の導電型を持つ2つの半導体結晶層と、前記第1の半導体結晶と同一の導電型を有する低抵抗の配線材料とを有する半導体装置の製造方法において、前記第1の半導体結晶層を、選択成長法によって、前記配線材料との接続部を含む周辺部分では厚く、前記接続部よりも内側の部分では薄く成長させることを特徴とする半導体装置の製造方法。
【請求項9】請求項7または8記載の半導体装置の製造方法において、前記選択成長を、前記厚みの分布に応じて、気相圧力を数百mTorr〜百Torrの範囲で調整した選択エピタキシーにより行うことを特徴とする半導体装置の製造方法。
【請求項10】半絶縁性GaAs基板結晶の上に高濃度n型GaAs層とn型GaAsコレクター層を成長し、その上に選択成長マスクを形成し、その後選択成長法にて、数百mTorr以上の比較的高い気相圧力で高濃度p型GaAsベース層を成長しさらに、数百mTorr未満の低い気相圧力でn型AlGaAsエミッター層と高濃度n型GaAs層を連続的に選択成長し、前記選択成長した各層を所定形状に加工し、その上に高濃度p型GaAs低抵抗層を選択成長し、エミッター電極及びベース電極を形成することを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項11】半絶縁性GaAs基板結晶上にp型AlGaAs層を成長し、該AlGaAs層の上に、選択成長マスクを形成し、次に、素子能動領域となる部分に窓あけを行い、GaAsチャネル層の残りの部分を成すGaAs層及び高抵抗AlGaAs層を数百mTorr以上の比較的高い気相圧力で選択成長した後、前記選択成長マスクを除去して、その上に高濃度n型GaAs電極取り出し層を形成し、さらにソース電極、ドレイン電極、ゲート電極及び保護絶縁膜を形成することを特徴とするHIGFETの製造方法。
【請求項12】半絶縁性GaAs基板結晶上に選択成長マスクを配置し、その上に選択成長法にて数百mTorr以上の比較的高い気相圧力でp型AlGaAs層、高濃度n型GaAsチャネル層及び高抵抗AlGaAs層を連続成長した後、前記GaAsチャネル層及び高抵抗AlGaAs層の一部を加工し、さらに高濃度n型GaAs電極取り出し層を選択成長するための領域を設けた後、該GaAs電極取り出し層を選択成長し、その後、ソース電極、ドレイン電極、ゲート電極及び保護絶縁膜を形成することを特徴とするHIGFETの製造方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、半導体装置の結晶表面より離れた薄い能動領域への低抵抗のオーミック接続を実現するための構造に関する。
【0002】
【従来の技術】従来、半導体装置の薄い能動領域へ低抵抗のオーミック接続を実現するためには、均一な層構造を持つ結晶を結晶表面からオーミック接続を採るべき能動領域以上に深くエッチングし、そのエッチング領域に選択成長法により低抵抗層を形成する方法が、最も良好なオーミック接続を得る方法としてよく用いられる。これは選択成長する低抵抗層の材料として、高濃度のドーピング不純物を含んだ半導体単結晶ばかりでなく、半導体ポリ結晶や金属半導体化合物等優れた低抵抗材料を用いることで優れたオーミック特性が得られるためである。
【0003】一例として、図9に従来の製造方法によるヘテロ接合バイポーラトランジスタの素子断面構造を示す。1は半絶縁性GaAs基板結晶、19は半導体層、20は高濃度不純物をドープした薄い能動領域、21は半導体層である。また、22は低抵抗オーミック電極引出用の低抵抗層、23は表面保護絶縁膜、24,25はオーミック電極、26は他の電極である。この例では、均一な厚みを有する層構造としてGaAs基板結晶1上に、半導体層19,21や薄い能動領域20を表面からエッチングし、その上に選択成長により、低抵抗層22を形成する。
【0004】図10の例も同様に、予め製造された多層構造の結晶をエッチングして、薄い能動領域20を露出させ、その上に低抵抗層22を選択成長させる。
【0005】
【発明が解決しようとする課題】しかし薄い能動領域と低抵抗層の界面は、エッチングから選択成長に至るプロセス中の汚染や熱ダメージの影響によりしばしば高抵抗化し、良好なオーミック特性が得られないなどの問題があった。図9に示す素子断面構造では、薄い能動領域20と低抵抗層22の接触部分、換言すると薄い能動領域20の厚みdが小さいため、上記問題は特に深刻である。
【0006】また図10に示す構造では、予め作製した多層構造の結晶をエッチングし、薄い能動領域20を表面に出さなければならない。高性能トランジスタ素子等においては、薄い能動領域20の厚みdが数nm程度と極めて薄いため、僅かなエッチング過多やエッチング不足によっても、図9に示す構造を再現性よく安定して実現出来ないという問題があった。
【0007】このような問題は、薄い能動領域の厚みdが、オーミック接続領域を含む全ての部分で一様に薄く、選択成長で形成する低抵抗材料との接続が技術的に困難になるために生じると考えられる。
【0008】本発明の目的は、トランジスタの高性能化の為に必要な能動層の薄層化を実現しつつ、低抵抗のオーミック接続を可能にする半導体装置及びその製法を提供することにある。
【0009】
【課題を解決するための手段】本発明の特徴は、薄い能動領域の厚みを、低抵抗層との界面であるオーミック接続領域においては厚くすることにある。
【0010】このような不均一な厚みを持つ構造は、薄い能動領域を選択成長法にて作製することによって実現できる。
【0011】
【作用】能動層の厚みを、素子自体の性能を左右する領域では薄層化し、低抵抗材料とのオーミック接続を形成する領域では厚くした構造により、能動層と低抵抗材料との接触面積(サイドコンタクト)を増大させることができる。また、汚染やプロセス起因欠陥による能動層と低抵抗材料間の電界障壁の影響も無くなり、良好なオーミック接続が形成される。
【0012】
【実施例】〔実施例1〕図1に、本発明をヘテロ接合バイポーラトランジスタに適用した場合の構造の一実施例を示す。この構造の製作方法を図2を用いて説明する。先ず、半絶縁性GaAs基板結晶1の上に高濃度n型GaAs層2(Si:5E18 ケ/cm3)600nmとn型GaAsコレクター層3(Si:5E16 ケ/cm3)200nmを成長し、その上に通常の熱CVD法にてSiO2選択成長マスク10を形成する。その後有機金属CVD法(以下MOCVD法)にて高濃度p型GaAsベース層4(C:3E20 ケ/cm3)20nm,n型AlGaAsエミッター層5(Al組成30%,Si:1E18 ケ/cm3)200nmと高濃度n型GaAs層6(Si:5E18 ケ/cm3)200nmを連続的に選択成長し、図2の構造を作る。
【0013】このような構造は、薄い能動領域を選択成長法にて作成することにより実現できる。例えばMOCVD法又は化学ビームエピタキシ(CBE)でSiO2等の絶縁物をマスク材とした選択エピタキシーを行うと、ジャーナル・オブ・クリスタルグロウス107巻(1991年)989−998頁(Journal of Crystal Growth, 107(1991)989−998)に記されているように、気相の圧力に依存して選択成長断面は図3に示すような厚みが不均一な構造となることが知られている。(但し、この文献中では厚みに不均一の生ずることをネガティブにとらえている。本発明では、この現象を積極的に利用するものである。)図3において、1はGaAs基板結晶、10はSiO2のマスク材であり、30が選択成長層である。成長中の圧力が数百mTorr未満の条件では、選択成長層30の断面形状は(a)に示すように完全な矩形にすることができる。数百mTorr以上数十Torr未満の条件では、成長温度、GaとAs原料の供給比率等の他の要因にも依存して(b),(c)に示すような形状となる。また数十Torr〜数百Torrの条件では(d)に示すように選択成長領域30の外周縁部で極端に厚く成長が起こるようになる。
【0014】図3から明らかなように、成長時の圧力が高まるにつれ、周辺部での成長厚みと中心部での厚みの差が大きくなることが判る。またその形状は成長圧力で制御可能なことも明らかである。
【0015】そこで、所望の厚み分布に応じて気相圧力を数百Torr〜数mTorrに調節し、能動層を形成する領域に窓を開けた選択成長マスク10を用い、図2に示したような、薄い能動領域を含む素子構造を作製する。すると、薄い能動領域の周辺部分は、それより内側の部分に比べて相対的に厚くなる。
【0016】本実施例では、選択成長を行う際、Gaの原料として10゜Cに冷却したトリメチルガリウムを用い高純度水素をキャリアガスとして反応炉に送った。また、Asの原料として50%を水素で希釈したアルシンを用いた。また反応炉内の気流制御のため、高純度水素を2リットル/minの流量で流した。
【0017】高濃度p型GaAsベース層4は図3(c)に示す断面形状となるように、比較的高い圧力で成長した。この時の炉内圧力は50Torr、トリメチルガリウムの供給量は10sccm、アルシンの流量は50sccm、成長温度は680゜Cとした。これによりトリメチルガリウムから分解した炭素が成長時にGaAs内に取り込まれ、高濃度p型半導体層となる。
【0018】次に、n型AlGaAsエミッター層5と高濃度n型GaAs層6は、図3(a)に示すような一様な厚みの形状となるように、低い圧力で成長する。この時、高純度の水素の流量を2リットル/minとし、真空ポンプと反応炉の間に挿入したバタフライバルブの開度を調節し、炉内圧力を50Torrとした。トリメチルガリウムの流量は7sccm,アルシンの流量は100sccmとした。またAlの原料として50゜Cに加熱したトリエチルアルミ,n型のドーパント原料として高純度水素で2%に希釈したモノシランを用いた。各々の流量はトリメチルアルミが3sccm,モノシランが10sccmである。
【0019】次に、AlGsAsエミッター層5と高濃度n型GaAs層6は、一般的に用いられるホトリソグラフィープロセスとエッチングプロセスを用いて、図1に示す形状に加工する。その後同様の結晶加工手法、結晶成長、蒸着プロセスを用いて高濃度p型GaAs低抵抗層7を選択成長し、エミッター電極8及びベース電極9を形成する。
【0020】このように、選択成長の周辺部の1領域を利用し低抵抗材料との接続を行なうことにより、低抵抗のサイドコンタクト構造が完成する。
【0021】尚、コレクター層3へのオーミック接続及びコレクター電極の取りだし構造は本発明の本質部分ではないので割愛する。
【0022】高性能ヘテロ接合バイポーラトランジスタの場合、高濃度p型GaAsベース層4を数十nmとする必要がある。図9に示す様な従来構造では、低抵抗層22と高濃度不純物ドープ能動層20の接触抵抗は1E-4Ω・cm以上の大きな値となり、しかも再現性が極めて乏しい。
【0023】本発明の実施例を用いた場合、高濃度p型GaAsベース層4の厚みDは、キャリアが走行する素子中央部分(AlGaAsエミッター層5と接触する部分)では図4(A)にD0として示すように平均20nmと薄く、オーミック接合部分(高濃度p型GaAs低抵抗層7と接触する部分)ではD=D0+D1すなわち50nmと充分に厚くすることが出来る。なお、D0はベース層が能動素子として機能するために必要な厚みであり、また、D1はエッチングプロセス等の加工における深さのバラツキに対する余裕度を与えるために必要な厚みである。D1は10〜30nm程度とするのがよい。通常のホトリソグラフィープロセスとエッチングプロセスを用いて、図1に示すような構造は容易に実現することが出来る。
【0024】また、本発明によれば、ベース層4と低抵抗層7の抵触長さが図4(A)にLとして示すように長くなり、従って接触面積、すなわちサイドコンタクトを充分に大きくすることができる。
【0025】図1に示す構造を用いることで、高濃度p型GaAsベース層4と高濃度p型GaAs低抵抗層7の接触抵抗は安定して2E−7Ω・cm以下とする事ができた。これは高濃度p型GaAsベース層4と高濃度p型GaAs低抵抗層7の接触面積が大きいため、素子作製プロセス中の汚染や酸化等で発生する電界障壁の影響が無視できるようになるためである。
【0026】〔実施例2〕次に、図5に、本発明をヘテロ接合バイポーラトランジスタに適用した場合の一実施例を示す。先ず、半絶縁性GaAs基板結晶1の上に高濃度n型GaAs層2(Si:5E18 ケ/cm3)600nmとn型GaAsコレクター層3(Si:5E16 ケ/cm3)200nmを成長し、その上に通常の熱CVD法にてSiO2選択成長マスク10を形成する。その後MOCVD法にて、高濃度p型GaAsベース層4(C:3E20 ケ/cm3)20nm、n型AlGaAsエミッター層5(Al組成30%,Si:1E18 ケ/cm3)200nmと高濃度n型GaAs層6(Si:5E18 ケ/cm3)200nmを連続的に選択成長する。
【0027】この際、高濃度p型GaAsベース層4は図3(d)に示す凹型の断面形状となるように高い圧力で成長する。一方、n型AlGaAsエミッター層5と高濃度n型GaAs層6は、図3(a)に示すようなほゞ均一な厚みを持つ形状となるように低い圧力で成長する。次に、MBE法を用いて高濃度Beドープ(Be:3E20 ケ/cm3)10nmのp型多結晶GaAs低抵抗層7を成長する。
【0028】その後、一般的に用いられるホトリソグラフィープロセス及びエッチングプロセスを用いて、高濃度n型GaAs層6上に成長した高濃度Beドープのp型多結晶GaAsを除去し、蒸着プロセスを用いて、エミッター電極8及びベース電極9を形成する。尚、コレクター層3へのオーミック接続及びコレクター電極の取り出し構造は本発明の本質部分ではないので割愛する。
【0029】高性能ヘテロ接合バイポーラトランジスタの場合、高濃度p型GaAsベース層4を数十nmとする必要があり、図9に示す様な従来構造では低抵抗層22と高濃度不純物ドープ能動層20の接触抵抗は1E−4Ω・cm以上の大きな値となり、しかも再現性が極めて乏しい。
【0030】本実施例を用いた場合、図4(B)に示すように、高濃度p型GaAsベース層4の厚みDは、キャリアが走行する素子中央部分(AlGaAsエミッター層5と接触する部分)ではD0すなわち平均20nm、オーミック接合部分(高濃度p型GaAs低抵抗層7と接触する部分)ではD2+D3+D4(またはD0+D1)すなわち60nmと充分に厚くすることが出来る。なお、D2はマスク10の厚み、D3は低抵抗層7の厚み(D3>D0)、D4は製造プロセスの汚染や酸化等に対する余裕度を与えるための厚みである。本実施例によれば、高濃度p型GaAsベース層4と高濃度p型多結晶GaAs低抵抗層7の接触面積を大きくすることが可能となる。
【0031】一例として、高濃度p型GaAsベース層4と高濃度p型多結晶GaAs低抵抗層7の接触抵抗は5E-7Ω・cm程度の安定した値とする事ができた。これは、厚みDをD2、D3、D4の和としているため、長さLのサイドコンタクトが確保され、かつ素子作製プロセス中の汚染や酸化等で高濃度p型GaAsベース層4と高濃度p型多結晶GaAs低抵抗層7の接合面に発生する電界障壁の影響が無視できるようになるためである。
【0032】〔実施例3〕図6に本発明をHIGFET(Hetero−Insulating Gate FET)に適用した場合の一実施例を示し、図7にその製造プロセスの一部を示す。先ず、図7の(a)に示すように、半絶縁性GaAs基板結晶1上にMOCVD法にてp型AlGaAs層11(Al組成30%,p型キャリア濃度:5E14 ケ/cm3)200nmを成長する。その上に、通常の熱CVD法にてSio2選択成長マスク10を形成し、図7(b)に示すようにホトリソグラフィー技術を用いて素子能動領域となる部分に窓あけを行う。その後、高濃度n型GaAsチャネル層の残りの部分を成すGaAs層12(Si:5E19 ケ/cm3)10nm及び高抵抗AlGaAs層13(Al組成30%,キャリア濃度:1E14ケ/cm3未満)200nmを、図3(b)のような断面構造となる圧力条件で選択成長し、図7(c)に示す構造を作製する。
【0033】その後、選択成長マスク10を除去し、高濃度n型GaAs電極取り出し層14(Si:1E19 ケ/cm3)を形成する。さらに、一般的に用いられるホトリソグラフィープロセス、エッチングプロセス及び蒸着プロセスを用いてソース電極16、ドレイン電極17、ゲート電極18及び保護絶縁膜15を、図6に示すような構造に配置する。
【0034】本実施例を用いた場合、高濃度n型GaAsチャネル層12と高濃度n型GaAs電極取り出し層14との接触長さを図6にLとして示すように、従来構造の2倍程度まで大きくすることが可能である。これは、図4(C)に示すように、能動素子として必要な厚みD0に加えて、製造プロセス中の汚染や酸化等に対する余裕度を与える厚みD1を素子周辺に設けることができるためである。
【0035】従来の構造によれば、チャネル層12と電極取り出し層14との接触抵抗は1E−8〜1E−6Ω・cmの範囲で大きくばらついていたが、本実施例を適用した結果、チャネル層12と電極取り出し層14との接触抵抗を、5E−9〜1E−8Ω・cmとかなり低い値に収束させることが出来た。
【0036】〔実施例4〕次に、図8に本発明をHIGFET(Hetero−Insulating Gate FET)に適用した場合の一実施例を示す。半絶縁性GaAs基板結晶1上に、p型AlGaAs層11(Al組成30%,p型キャリア濃度:5E14 ケ/cm3)200nmを成長し、その上に、SiO2選択成長マスク10を配置する。次に、MOCVD法にて、高濃度n型GaAsチャネル層12(Si:5E19 ケ/cm3)15nm、高抵抗AlGaAs層13(Al組成30%,キャリア濃度:1E14 ケ/cm3未満)200nmを、50〜100Torrと比較的高い圧力条件下で連続成長する。
【0037】その後、一般的に用いられるホトリソグラフィープロセス、エッチングプロセスを用いてGaAsチャネル層12及び高抵抗AlGaAs層13の一部を加工し、高濃度n型GaAs電極取り出し層14(Si:1E19 ケ/cm3)を選択成長するための領域を設ける。GaAsチャネル層12、高抵抗AlGaAs層13を成長した手法と同様の方法を用い、GaAs電極取り出し層14を選択成長する。その後、蒸着プロセスを用いてソース電極16、ドレイン電極17、ゲート電極18及び保護絶縁膜15を図8に示すような構造に配置する。
【0038】本実施例を用いた場合、高濃度n型GaAsチャネル層12と高濃度n型GaAs電極取り出し層14との接触長さL、換言すると接触面積を、従来構造よりも遥かに大きくすることが可能である。
【0039】従来は、チャネル層12と電極取り出し層14との接触抵抗が、1E−8〜1E−6Ω・cmの範囲で大きくばらついていたが、本実施例を適用した結果、チャネル層12と電極取り出し層14との接触抵抗は、5E−9Ω・cm未満と低くかつ安定した値に収束させることが出来た。これは、図4(D)にD1として示した余裕分の厚みを設けたことにより、素子作製プロセス中の汚染や酸化等でチャネル層12と電極取り出し層14の接合面に発生する電界障壁の影響を無視できるようになるためである。
【0040】
【発明の効果】本発明によれば、高濃度の不純物を含む薄い能動領域を持つヘテロ接合バイポーラトランジスタやHIGFET等の半導体装置における、オーミック電極取り出しが容易になる。すなわち、能動層と電極取り出し層が平面的に接続する半導体構造においては、エッチング等の加工精度に対し充分マージンのある厚みを確保できる。また、能動層の側面から電極取り出し層を接続する半導体装置の場合にも、両者の接触面積を大きくすることが出来るためオーミック電極取り出しが容易になる。この結果、素子性能を損なうこと無しに、薄い能動層への接触抵抗を従来の構造に比べて1/10〜1/1000と大幅に低減できる。また素子作製プロセスに起因する接触抵抗バラツキを大幅に低減させ、安定した品質の素子を製造することができる。




 

 


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