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発明の名称 電圧駆動型半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−163907
公開日 平成6年(1994)6月10日
出願番号 特願平4−311532
出願日 平成4年(1992)11月20日
代理人 【弁理士】
【氏名又は名称】武 顕次郎
発明者 菅原 良孝
要約 目的
IGBT、MOSサイリスタのように伝導度変調によるオン抵抗低減効果を備え、かつ、接合による電圧降下のほとんどない、電力損失の少ない電圧駆動型半導体装置を得る。

構成
本発明は、nソース1、pウエル2、nドレイン3及びMOSゲート電極10によりMOSFETが構成され、前記nドレイン3に続いて、nエミッタ4、pベース5、nコレクタ6によるバイポーラトランジスタが構成され、これらのトランジスタが、同一導電型のnドレイン3とnエミッタ4とにより融合させられて構成される。MOSFETによる電圧駆動型トランジスタのドレインに、コレクタ飽和抵抗の極めて小さいバイポーラトランジスタから正孔が注入され、MOSFETのドレインに伝導度変調を起こすことができ、電圧駆動型半導体装置の電力損失を極めて小さくすることができる。
特許請求の範囲
【請求項1】 電圧駆動型半導体装置において、電圧駆動型トランジスタとバイポーラトランジスタとを備え、前記電圧駆動型トランジスタのドレインと前記バイポーラトランジスタのエミッタとが同一導電型の半導体領域として形成され、これらの半導体領域が連結されて、前記両トランジスタが結合されていることを特徴とする電圧駆動型半導体装置。
【請求項2】 電圧駆動型半導体装置において、電圧駆動型トランジスタとバイポーラトランジスタとを備え、前記電圧駆動型トランジスタのドレインとして機能する第1導電型の第1の半導体領域に、前記バイポーラトランジスタのエミッタとして機能する第1導電型の第6の半導体領域が接続され、この第6の半導体領域にさらにバイポーラトランジスタのベースとして機能する第2導電型の第4の半導体領域、バイポーラトランジスタのコレクタとして機能する第1導電型の第5の半導体領域が順次接続されて構成されていることを特徴とする電圧駆動型半導体装置。
【請求項3】 電圧駆動型半導体装置において、第1導電型の第1の半導体領域と、該第1の半導体領域の一方の主表面に接続された第2導電型の第2の半導体領域と、該第2の半導体領域に接続された第1導電型の第3の半導体領域と、前記第1の半導体領域の他方の主表面に接続された第1導電型の第6の半導体領域と、該第6の半導体領域に接続された第2導電型の第4の半導体領域と、該第4の半導体領域に接続された第1導電型の第5の半導体領域とを備え、前記第1半導体領域と第3半導体領域とに挟まれた部分をチャネル領域として、この上にゲート絶縁膜を介してゲート電極が形成され、第1の半導体領域と第3半導体領域に同時にコンタクトする第1の主電極が形成され、第5の半導体領域に第2の主電極が形成されていることを特徴とする電圧駆動型半導体装置。
【請求項4】 前記第1の半導体領域と第2の半導体領域とにより形成される接合が、電圧駆動型半導体装置が順バイアス時に逆バイアス状態であることを特徴とする請求項3記載の電圧駆動型半導体装置。
【請求項5】 前記第6の半導体領域の不純物濃度が第5の半導体領域の不純物濃度より高いことを特徴とする請求項2、3または4記載の電圧駆動型半導体装置。
【請求項6】 前記第1の半導体領域と第6半導体領域との不純物濃度を略等しくし、第1の半導体領域と第6の半導体領域とを前記バイポーラトランジスタのエミッタとすることを特徴とする請求項2ないし5のうち1記載の電圧駆動型半導体装置。
【請求項7】 前記電圧駆動型トランジスタに結合されているバーポーラトランジスタのベース接地直流電流増幅率が0.7以上であることを特徴とする請求項1ないし6のうち1記載の電圧駆動型半導体装置。
【請求項8】 前記第6半導体領域をエミッタ、第4半導体領域をベース、第5半導体領域をコレクタとして構成されるバイポーラトランジスタのベース接地直流電流増幅率が、第6半導体領域をコレクタ、第4半導体領域をベース、第5半導体領域をエミッタとして構成されるバイポーラトランジスタのベース接地直流電流増幅率よりも大きいことを特徴とする請求項2ないし6のうち1記載の電圧駆動型半導体装置。
【請求項9】 前記第4の半導体領域を貫通し第6の半導体領域と第5の半導体領域とを接続する第1導電型の第7の半導体領域を備えることを特徴とする請求項6または7記載の電圧駆動型半導体装置。
【請求項10】 前記第1の半導体領域の主表面に露出するように、第2の半導体領域と第4の半導体領域が埋設され、かつ、第3の半導体領域が第2半導体領域に、第5半導体領域が第4半導体領域に埋設されたことを特徴とする請求項2ないし9のうち1記載の電圧駆動型半導体装置。
【請求項11】 前記電圧駆動型トランジスタがユニポーラモード静電誘導型トランジスタであることを特徴とする請求項1ないし10のうち1記載の電圧駆動型半導体装置。
【請求項12】 前記電圧駆動型トランジスタがバイポーラモード静電誘導型トランジスタであることを特徴とする請求項1ないし10のうち1記載の電圧駆動型半導体装置。
【請求項13】 前記バイポーラトランジスタがダーリントントランジスタであることを特徴とする請求項1ないし10のうち1記載の電圧駆動型半導体装置。
【請求項14】 請求項1ないし13のうち1記載の電圧駆動型半導体装置を使用して構成されたことを特徴とする電力変換回路。
【請求項15】 請求項1ないし13のうち1記載の電圧駆動型半導体装置を使用して構成した電力変換回路において、前記電圧駆動型半導体装置が逆バイアス状態のとき、ゲート電極の下にチャネルが形成されるように、ゲート電極にバイアスを印加する駆動回路を備えたことを特徴とする電力変換回路。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、電圧駆動型半導体装置に係り、特に、各種電力容量の電力変換器及び電源、電力増幅器、発振器、アナログスイッチ等に、単体デバイスとして、あるいは、ICに集積化して利用して好適な電圧駆動型半導体装置に関する。
【0002】
【従来の技術】この種の従来技術による電圧駆動型半導体装置として、MOSFET、SIトランジスタ、IGBT、MOSサイリスタ等が知られている。これらの半導体装置は、電圧駆動されるものであるので駆動用の電力損失が電流駆動型半導体装置に比べて極めて小さいという特徴を有する。そして、MOSFET、SIトランジスタは、0V付近の低いオン電圧の場合にもオン電流を流すことができるいう利点を有するが、高電圧で使用するためには、ドレイン領域に空乏層を拡げて電界強度を緩和する必要があり、ドレイン領域の不純物濃度を低くする必要がある。
【0003】このため、高耐圧MOSFET、高耐圧SIトランジスタは、ドレイン領域の抵抗が高くなり、その結果、素子全体のオン抵抗が高くなり、素子の電力損失が極めて大きくなってしまうものである。
【0004】また、IGBTに関する従来技術として、例えば、B.J.Baliga 等著、IEEE IEDM Technical Digest pp.264−267 (1982)、特開平4−11780号公報等に記載された技術が知られている。
【0005】この従来技術によるIGBTは、MOSFETのドレインにキャリア注入用エミッタを接続した電圧駆動型半導体装置であり、素子のオン時にドレインにキャリア(例えば正孔)が注入され伝導度変調が生じるため、高電圧に設計した場合にも、そのオン抵抗をMOSFETの約1/4程度に低減することができ、このため、装置の電力損失を大幅に低減することができるという利点を有している。
【0006】しかし、この電圧駆動型半導体装置であるIGBTは、そのソースからの極性の異なるキャリア(例えば電子)が注入されるとラッチアップされるので、この極性の異なるキャリアの注入を抑え、ラッチアップにより電圧制御が不能になるのことを防止することが肝要である。
【0007】さらに、電圧駆動型半導体装置であるMOSサイリスタに関する従来技術として、例えば、V.A.K.Temple著、IEEE Trans. Electron Devices,Vol.ED−33, pp.1609−1618 (1986)、特開平3−87068号公報等に記載された技術が知られている。
【0008】この従来技術によるMOSサイリスタは、基本的にIGBTと類似のpnpn構造を持つものであり、IGBTのソースに該当するエミッタからも積極的にキャリア(例えば電子)を注入して、IGBTのドレインに該当するベース領域の伝導度変調をさらに激しくさせてラッチアップに至らしめ、これによりオン抵抗をIGBTよりもさらに低減させるというものである。このため、このMOSサイリスタは、その電力損失を前述したIGBTよりもさらに大幅に低減することができる。
【0009】しかし、前述のMOSサイリスタは、ラッチアップ後のオフ電圧制御を可能にするために、エミッタ接合を短絡させるMOSFETを内蔵させる等の工夫が必要なものである。
【0010】前述したように、従来技術によるIGBT、MOSサイリスタは、MOSFETに比較して、そのオン抵抗を著しく低減することができるため、高耐圧大電流の用途に好適である。しかし、これらの素子は、0V付近から電流を流すことができず、0.6〜0.8V程度の接合による電圧降下が存在し、伝導度変調を充分に激しくしても、この電圧降下分による電力損失が存在するため、素子全体の電力損失の低減が制限されてしまうものである。
【0011】
【発明が解決しようとする課題】前述した従来技術によるIGBT、MOSサイリスタ等の電圧駆動型半導体装置は、0.6〜0.8V程度の接合による電圧降下が存在し、伝導度変調を充分に激しくしても、この電圧降下分による電力損失が存在するため、素子全体の電力損失の低減が制限されてしまうという問題点を有している。
【0012】本発明の目的は、前記従来技術の問題点を解決し、電圧駆動型半導体装置に、IGBT、MOSサイリスタのように伝導度変調によるオン抵抗の低減効果を具備させ、かつ、接合による電圧降下をもほとんどなくすことができ、電力損失を極めて小さくすることのできる、特に、高耐圧大電流の用途に使用した場合に、顕著な電力損失低減効果を得ることのできる電圧駆動型半導体装置を提供することにある。
【0013】
【課題を解決するための手段】本発明によれば前記目的は、MOSFET、SIトランジスタ等の電圧駆動型トランジスタのドレインに、このドレインと同一導電型の半導体によるエミッタを有するバイポーラトランジスタを融合させることにより、すなわち、電圧駆動型トランジスタのドレインに、同極性のバイポーラトランジスタのエミッタ、次いで、ベース、コレクタを順次具備させるようにすることにより達成される。
【0014】また、前記目的は、電圧駆動型トランジスタのドレインを、バイポーラトランジスタのエミッタと一体にさせることにより達成される。
【0015】
【作用】本発明による電圧駆動型半導体装置は、そのオン動作時、電圧駆動により電圧駆動型トランジスタのソースからチャネルを介してドレインにキャリア(例えば電子)が流れる。このキャリア(例えば電子)は、ドレインとバイポーラトランジスタのエミッタとが同一導電型の半導体領域により構成されているため、そのままバイポーラトランジスタのエミッタに流れ込む。
【0016】このエミッタに流れ込んだキャリア(例えば電子)は、バイポーラトランジスタのベースに注入され、トランジスタ動作を生じさせる。このキャリア(例えば電子)のベースへの注入効率とベース内でのキャリアの輸送効率とを高くしておくと、トランジスタは容易に飽和状態となる。周知のように、この状態において、トランジスタのエミッタ・コレクタの両接合は、共に順バイアス状態とされるので、両順バイアスの差に該当するコレクタ飽和電圧は極めて小さく、従って、コレクタ飽和抵抗を極めて小さくすることができる。
【0017】一方、キャリア(例えば電子)がベースに注入された際、ベースからエミッタへの逆極性のキャリア(例えば正孔)の注入が生じ、この逆極性のキャリア(例えば正孔)は、電圧駆動型トランジスタのドレインに拡散して伝導度変調を起こし、これにより、ドレインの抵抗が大幅(約1/4)に低減される。
【0018】前述したように、本発明の電圧駆動型半導体装置は、主電極間の抵抗を、主に電圧駆動型トランジスタのチャネル抵抗、ピンチ抵抗、伝導度変調されたドレイン抵抗及びバイポーラトランジスタのコレクタ飽和抵抗等で決まる極めて小さい抵抗(例えば10ミリオーム以下)とすることができ、接合による電圧降下を存在させることがないため、電力損失を極めて小さくすることができる。
【0019】また、本発明による電圧駆動型半導体装置は、その耐圧を、もっぱら電圧駆動型トランジスタのみに担わせることができるので、バイポーラトランジスタを低耐圧とすることができ、従って、バイポーラトランジスタのコレクタの不純物濃度を高くすることができ、コレクタ飽和抵抗を極めて小さくすることができるものである。
【0020】さらに、本発明による電圧駆動型半導体装置は、バイポーラトランジスタのエミッタを、トランジスタ動作を実現するために、比較的高濃度に設定しているので、ベースからエミッタに注入される逆極性のキャリア(例えば正孔)を適度に抑制することができる。すなわち、前記バイポーラトランジスタのエミッタに、IGBTにおけるバッファ層と同様の逆極性のキャリア(例えば正孔)を適度に抑制させる機能も持たせることができ、電圧駆動型トランジスタがMOSFETの場合に発生するソースからのキャリア(例えば電子)の注入によるラッチアップを防止することができる。
【0021】
【実施例】以下、本発明による電圧駆動型半導体装置の実施例を図面により詳細に説明する。
【0022】図1は本発明の第1の実施例の構成を説明する断面図である。図1において、1はnソース(第3の半導体領域)、2はpウエル(第2の半導体領域)、3はnドレイン(第1の半導体領域)、4はnエミッタ(第6の半導体領域)、5はpベース(第4の半導体領域)、6はnコレクタ(第5の半導体領域)、 7はp+ 層、8、9は主電極、10はMOSゲート電極である。
【0023】図1に示す本発明の第1の実施例は、600V・100A級の電圧駆動型半導体装置の例であり、図1にはそのセグメント構造が示されている。セグメントの幅は約40μmである。その他の構造緒元は以下の通りである。
【0024】nソース1及びpウエル2の表面不純物濃度は、それぞれ5×1019/cm3及び5×1017/cm3 、接合深さは、1.5μm及び3μmである。nドレイン3、nエミッタ4、pベース5、nコレクタ6の各層の不純物濃度は、それぞれ、1.3×1014/cm3、1×1018/cm3、1×1018/cm3、1×1017/cm3であり、厚さは、それぞれ、60μm、10μm、1.5μm、450μmである。
【0025】また、p+ 層7は、図示半導体装置がラッチアップしてしまい、ゲートによる制御が不能になることを防止するための高濃度不純物層である。
【0026】図示本発明の第1の実施例は、nソース1、pウエル2、nドレイン3により電圧駆動型トランジスタであるMOSFETが構成され、nエミッタ4、pベース5、nコレクタ6によりバイポーラトランジスタが構成されて、全体の半導体装置が構成されている。そして、nドレイン3とnエミッタ4とは、同一導電型の半導体層を持って構成される。
【0027】この本発明の第1の実施例による半導体装置は、主電極9の電位が主電極8の電位よりも高く、pベース5の電位がnエミッタ4の電位よりも所定電位(約0.6V)以上高くなるようにし、かつ、MOSゲート電極10の電位が主電極8の電位よりも高くなるように、MOSゲート電極10にゲート電圧が印加され、このゲート電圧が閾値電圧を超えると、以下に説明するメカニズムによりオンとなる。
【0028】すなわち、前述したようなゲート電圧が印加されると、MOSゲート電極10の下のpウエル2の表面にnチャネルが形成され、nソース1からこのチャネルを介して電子がnドレイン3に流れ込み、次いで、この電子がnエミッタ4に流れ込む。その後、これらの電子は、pベース5に注入されpベース5内を拡散し、nコレクタを介して主電極9に流れ込む。
【0029】本発明の第1の実施例は、前述したような構造諸元にを有する結果、バイポーラトランジスタにおける電子のベースへの注入効率、ベース内での輸送効率が充分高く、ベース接地直流電流増幅率が約0.964に達すると試算される。この結果、バイポーラトランジスタは容易に飽和状態となり、コレクタ飽和電圧が極めて小さくなり、コレクタ飽和抵抗が約4mΩと極めて小さい値となる。
【0030】本発明の第1の実施例による半導体装置の耐圧は約650Vであるが、この耐圧は、主にMOSFET部が担っており、バイポーラトランジスタ部の耐圧は高々約10V程度である。本発明の第1の実施例による半導体装置は、このようにバイポーラトランジスタ部を低耐圧にできる結果、nコレクタ6の不純物濃度を充分に高くすることができるので、コレクタ部分での抵抗を充分に低く抑えることができ、前述したような極めて低いコレクタ飽和抵抗を実現することができるものである。
【0031】ところで、MOSFET部に注目すると、pベース5からの正孔がnエミッタ4に注入され、これらの正孔がnエミッタ4内を拡散し、次いでこの正孔がnドレイン3内を拡散する。nエミッタ4が前述した構造緒元のように適正な不純物濃度と厚さに設定された結果、nエミッタ4内を拡散する正孔は、nエミッタ4内での再結合により過度に消滅することなしにnドレイン3に達することができるので、nドレイン3内に充分な伝導度変調を起こすに足りる正孔が充満する。
【0032】この正孔の濃度は、約7×1016/cm3程度と試算されるので、nドレイン3の抵抗は1mΩ弱に低減される。本発明の第1の実施例による半導体装置の主電極間の抵抗は、主に、MOSFETのチャネル抵抗、ピンチ抵抗、伝導度変調されたドレイン抵抗、バイポーラトランジスタのコレクタ飽和抵抗、主電極部のコンタクト抵抗等の総和となるが、それでも約11mΩと充分小さい値であった。
【0033】そして、本発明の第1の実施例による半導体装置は、100A通電時(電流密度:100A/cm2)でも、その電圧降下が約1.1Vであり、電力損失が約110Wとなり、従来報告されている電圧駆動型半導体装置に比べて充分小さい値とすることができた。
【0034】なお、本発明の第1の実施例による半導体装置は、ターンオフ時間を短くするために電子線が照射されており、ターンオフ時間は約0.9μsであった。また、この半導体装置は、nソース1の幅の縮小及びp+層7の形成によるnソース1の下のpウエル2の抵抗の低減、nエミッタ4によるpベース5からの正孔の注入の適正化により、ラッチアップが発生する電流密度が充分大きくなり700A/cm2以上であった。
【0035】本発明の第1の実施例による半導体装置は、逆バイアス時にpウエル2、nドレイン3及びnエミッタ4、pベース5、nコレクタ6で構成される寄生サイリスタ部が順バイアス状態になるのでラッチアップする可能性がある。
【0036】これを防止するため、本発明の第1の実施例による半導体装置は、MOSゲート電極10の電位が主電極8の電位よりも閾値電圧以上に高くなるように使用するのがよい。例えば、主電極8とMOSゲート電極10との間に、順バイアス時と同極性、同電圧のゲート電圧を掛け続けておくとよい。
【0037】この結果、本発明の第1の実施例による半導体装置は、逆バイアス時に、nソース1、pウエル2、nドレイン3で構成されるMOSFET部がオンとなり、寄生サイリスタのアノード及びnベースとして作用するpウエル2及びnドレイン3が極めて低抵抗で短絡されるのでラッチアップを防止することができる。
【0038】なお、本発明の第1の実施例の場合、pベース5に電位を与える電極は、GTO等により公知の方法(例えば、1988年に東京で開催された国際学会の論文集:Proceedings of 1988 International Symposium on power Semiconductor Devices, pp.189−194 に開示)を使用して形成することができる。すなわち、複数のセグメントによるブロックを構成し、そのブロック周辺部に主電極8側のSi表面からエッチダウンして溝を形成し、この溝の底部からpベース5に接触するようにp層を形成し、その表面に電極を形成することにより、pベース5に電位を与える電極を形成することができる。
【0039】nエミッタ4に電位を与える電極は、同様に、前述の溝の底部のp層の内側にnエミッタ4に接触するようにn層を形成し、その表面に電極を形成することにより作成することができる。当然ながら、これらの電極の形成方法は、この例に限定されるものではなく、例えば、半導体装置のチップが小さい場合、チップ周辺に同様の方法でこれらの電極を形成することにより、全く同一の機能を実現することができる。
【0040】次に、本発明の第2、第3の実施例を説明する。これらの本発明の第2、第3の実施例は、前述した本発明の第1の実施例におけるnエミッタ4、pベース5、nドレイン3の不純物濃度を変えたものである。
【0041】本発明の第2の実施例は、pベース5の不純物濃度を2×1017/cm3に変更し、それ以外は第1の実施例と同一とした例である。
【0042】この結果、電子のベースへの注入効率、ベース内での輸送効率をさらに向上させることができ、バイポーラトランジスタのベース接地直流電流増幅率は約0.987に達すると試算され、バイポーラトランジスタのコレクタ飽和電圧をさらに極めて小さくすることができる。一方、nドレイン3内に拡散される正孔の濃度はやや少なくなり、伝導度変調がやや低減するため、nドレイン3の抵抗はやや大きくなる。
【0043】これらの結果、本発明の第2の実施例による半導体装置の主電極間の抵抗は、約9.5mΩと充分小さい値となった。そして、この実施例による半導体装置の100A通電時(電流密度:100A/cm2)の電圧降下は約0.95V、電力損失は約95Wとなり、本発明の第1の実施例よりさらに低減することができた。
【0044】本発明の第3の実施例は、pベース5の不純物濃度を2×1017/cm3、nエミッタ4及びnドレイン3の不純物濃度を共に1×1015/cm3に変更し、それ以外は第1の実施例と同一とした例である。
【0045】この結果、電子のベースへの注入効率が減少し、ベース接地直流電流増幅率は約0.743になると試算され、バイポーラトランジスタのコレクタ飽和電圧が増大した。しかし、nドレイン3内に拡散される正孔の濃度が増大し、伝導度変調がやや増大するためnドレイン3の抵抗はやや小さくなった。
【0046】これらの結果、本発明の第3の実施例による半導体装置の主電極間の抵抗は、バイポーラトランジスタのコレクタ飽和抵抗が支配的になり、約21.5mΩとなった。そして、この実施例による半導体装置の100A通電時(電流密度:100A/cm2)の電圧降下は約2.15V、電力損失は約215Wとなり、従来報告されている電圧駆動型半導体装置と大差なくなった。一方、ラッチアップ電流は大幅に減少した。
【0047】本発明者等は、さらに、pベース5の不純物濃度、nドレイン3の不純物濃度を変化させた実験より、本発明の効果を発揮するにはバイポーラトランジスタのベース接地直流電流増幅率を約0.7以上にする必要があることを明らかにすることができた。
【0048】また、前述した本発明の実施例は、nエミッタ4、pベース5、nコレクタ6によりバイポーラトランジスタが形成されるが、このトランジスタのエミッタをコレクタとし、このトランジスタコレクタをエミッタと逆にした場合にもトランジスタとして動作する。本発明では、前者のバイポーラトランジスタのベース接地直流電流増幅率が、このトランジスタのエミッタとコレクタとを入れ替えた後者のバイポーラトランジスタのベース接地直流電流増幅率より大きいことが必要であることが明らかになった。
【0049】これらのことは、後述する他の実施例においても同様である。
【0050】図2は本発明の第4の実施例の構成を説明する断面図である。図2において、11はn層(第7の半導体領域)、24はp層であり、他の符号は図1の場合と同一である。
【0051】本発明の第4の実施例による電圧駆動型半導体装置は、図2に示すように、pベース5の一部にn層11が形成され、nドレイン3とnエミッタ4の接合部の一部にp層24が形成されている点を除き、その他が第1の実施例と同一に構成されている。
【0052】前述のように構成される本発明の第4の実施例において、n層11とp層24とは、それぞれ4μm及び10μmの幅を持って形成される。そして、n層11は、nコレクタ6上にnエミッタ4をエピタキシャル成長させる前にpベース5を選択拡散することによって形成される。また、p層24は、nエミッタ4上にnドレイン3をエピタキシャル成長させる前に、p型不純物を選択拡散することによって形成される。pベース5は、その厚さが約1.5μmであり、前述した本発明の第1の実施例と略同一のトランジスタ性能を実現するようにその不純物分布が調整されている。
【0053】本発明の第4の実施例による半導体装置は、主電極9の電位が主電極8の電位よりも高くなるようにし、かつ、MOSゲート電極10の電位が主電極8の電位よりも高くなるように、MOSゲート電極10にゲート電圧が印加され、このゲート電圧が閾値電圧を超えると、以下に説明するメカニズムによりオンとなる。
【0054】すなわち、前述したゲート電圧がMOSゲート電極10に印加されると、MOSゲート電極10の下のpウエル2の表面にnチャネルが形成され、nソース1からこのnチャネルを介して電子がnドレイン3に流れ込み、次いで、この電子がnエミッタ4に流れ込む。その後、これらの電子は、p層24の下のnエミッタ4を介してn層11を通り、nコレクタ6に流れ込む。
【0055】このとき、nエミッタ4における電圧ドロップが約0.6V以上になると、nエミッタ4からpベース5に電子が、pベース5からnエミッタ4に正孔がそれぞれ注入されバイポーラトランジスタが動作する。ところで、図示の2個のn層11の抵抗は約20mΩであり、バイポーラトランジスタのコレクタ飽和抵抗に比べ充分大きいので、順バイアス時のバイポーラトランジスタの飽和動作にほとんど影響を与えることがない。
【0056】n層11の抵抗を更に大きくしたい場合、n層11の形状の工夫、例えば、n層11を直径4μmの孔状に形成する、一辺が4μmの長方形の孔状に形成する等によって容易に達成することができる。
【0057】本発明の第4の実施例は、前述したn層11を備えることにより、本発明の第1〜第3の実施例に比較して、ターンオフ速度を短縮することのできるものである。すなわち、図2に示す本発明の第4の実施例は、ターンオフ時にnドレイン3に残存している正孔をこのn層11を介して主電極9に引き抜くように動作しており、これにより、正孔を迅速に除去することができるので、ターンオフ時間を短縮できる。
【0058】このような本発明の第4の実施例は、そのターンオフ時間が約0.4μsであり、第1の実施例に比べ、いわゆるテイル電流を大幅に低減させることができるものであり、ターンオフ時間が短縮された結果、ターンオフ時のスイッチング損失を大幅に低減でき、高速動作を低損失で実現することができる。
【0059】また、この本発明の第4の実施例は、nエミッタ4、pベース5に対するバイアスを必ずしも必要としないという特徴がある。当然ながら、この実施例も、第1の実施例と同様に、pベース5にnエミッタ4よりも0.6V以上高い外部バイアスを付与することによっても同様の効果を達成することができる。
【0060】なお、前述したn層11は、nコレクタ6上にpベース5をエピタキシャル成長させた後、As等の不純物をpベース5に選択拡散して形成することもでき、これによっても同様の効果を実現することができる。
【0061】図3は本発明の第5の実施例の構成を説明する断面図である。図3において、25、26はコンタクト層、27は酸化膜、28、29は電極であり、他の符号は図1の場合と同一である。
【0062】図3に示す本発明の第5の実施例は、1600V級の電圧駆動型半導体装置の例であり、セグメントの幅が約70μmである。そして、この実施例は、主電極9側にnエミッタ4とのコンタクト層25と、pベース5とのコンタクト層26とを拡散により形成し、それぞれに電極28、29を形成し、これらの電極間及び電極と主電極9との間に酸化膜27を介在させて構成される点が、図1により説明した本発明の第1の実施例と相違し、その他の点では、図1の場合と同一に構成されている。
【0063】また、この実施例は、nドレイン3の不純物濃度が5×1013/cm3、厚さが250μmである点、nコレクタ6の不純物濃度が1.5×1017/cm3、厚さが約5μmである点でを除けば、その他の構造緒元は第1の実施例とほぼ同一である。
【0064】この本発明の第5の本実施例は、所定の方法で電極28、29間に電圧を印加し、pベース5の電位をnエミッタ4の電位よりも所定電位(約0.6V)以上高くし、バイポーラトランジスタを飽和動作させるようにしたものである。その動作メカニズムは、前述した本発明の第1の実施例とほぼ同一であるので、その説明を割愛する。
【0065】本発明の第5の実施例は、電子線照射等により正孔のライフタイムを低減し、60kHzの高周波動作ができるようにしたものであるが、50A/cm2通電時の電圧降下が約1.25Vであり、従来技術の場合の約2/3に低減でき、この結果電力損失も大幅に低減することができた。
【0066】図4は本発明の第6の実施例の構成を説明する断面図である。図4において、12は酸化膜、13はn+層、30は多結晶Siであり、他の符号は図1の場合と同一である。
【0067】図4に示す本発明の第6の実施例は、ラテラル構造にし誘電体分離型ICに集積化したものである。すなわち、この実施例は、絶縁分離用の酸化膜12を介して多結晶Si30による基材の中に埋設された単結晶Si島の中に形成されており、MOSFET部のドレイン抵抗を小さくするためにn+層13が付加されて構成されている。その動作メカニズムは、すでに説明した本発明の第1の実施例の場合と同一であるので説明を省略する。この本発明の第6の実施例による半導体装置は、耐圧が450Vであり、2A通電時のオン電圧は0.9Vであり、オン電圧を充分に小さくすることができた。
【0068】図5は本発明の第7の実施例の構成を説明する断面図である。図5において、14はpゲート、15はpゲート電極であり、他の符号は図1の場合と同一である。この本発明の第7の実施例は、600V・50A級の電圧駆動型半導体装置の例である。
【0069】図5に示す本発明の第7の実施例において、電圧駆動型トランジスタは、バイアスを印加しないノーマル時にオフとなっているノーマリーオフタイプのバイポーラモード静電誘導型トランジスタである。装置のセグメントの幅は約30μmである。そして、この実施例は、nソース1及びpゲート層14の表面不純物濃度が、それぞれ5×1019/cm3及び1×1020/cm3、接合深さが、1.5μm及び4μm、nドレイン3の不純物濃度と厚さとがそれぞれ4×1012/cm3、80μm、チャネル幅、すなわち2つのpゲート層14間の間隔が約10μmである。その他の構造諸元は第1の実施例とほぼ同一である。
【0070】この本発明の第7の本実施例による半導体装置は、主電極9の電位を主電極8より高い順バイアス状態にし、かつ、pベース5の電位をnエミッタ4よりも所定の電位(約0.6V)以上高く、ゲート電極15の電位を主電極8の電位よりも約0.4〜0.8Vほど高くなるようにゲート電圧を印加することにより、以下に説明するメカニズムでオンとなる。
【0071】ゲート電極15に前述のようなゲート電圧が印加されると、まず、2つのpゲート14の間の領域のピンチオフが解除されチャネルが形成され、nソース1から形成されたチャネルを介して電子がnドレイン3に流れ込み、次いで、この電子がnエミッタ4に流れ込む。その後、これらの電子は、pベース5に注入されpベース5内を拡散してnコレクタ6に達し主電極9に流れ込み、これにより、図示半導体装置がオンとなる。
【0072】図5に示す本発明の第7の実施例は、前述した構造緒元にした結果、電子のベースへの注入効率、ベース内での電子の輸送効率が充分高く、バイポーラトランジスタのベース接地直流電流増幅率が約0.964に達すると試算される。この結果、バイポーラトランジスタは、容易に飽和状態となることができ、コレクタ飽和電圧が極めて小さくなる。この例では、コレクタ飽和抵抗は、約4mΩと極めて小さいものであった。
【0073】この本発明の第7の実施例による半導体装置の耐圧は、約680Vであるが、その電圧を主に静電誘導型トランジスタ部が担っており、バイポーラトランジスタ部の耐圧は高々約10V程度である。本発明の第7の実施例による半導体装置は、このようにバイポーラトランジスタ部を低耐圧にできる結果、nコレクタ6の不純物濃度を充分に高くすることができるので、コレクタ部分での抵抗を充分に低く抑えることができ、前述したような極めて低いコレクタ飽和抵抗を実現することができるものである。この点は、前述した本発明の第1の実施例の場合と同様である。
【0074】ところで、前述した本発明の第7の実施例において、静電誘導型トランジスタ部に注目すると、pベース5から正孔がnエミッタ4に注入され、これらの正孔がnエミッタ4内を拡散し、次いでこの正孔がnドレイン3内を拡散する。nエミッタ4は、前述のような適正な不純物濃度と厚さに設定されているので、その結果、正孔は、nエミッタ4内での再結合により過度に消滅することなくnドレイン3に達することができ、nドレイン3内には充分な伝導度変調を起こすに足りる正孔が充満する。
【0075】この結果、本発明の第7の実施例は、nドレイン3の抵抗が1.5mΩ弱に低減され、主電極間の抵抗を約14mΩと充分小さい値とすることができる。そして、この本発明の第7の実施例は、50A通電時(電流密度:100A/cm2)でもその電圧降下が約1.0Vであり、電力損失を従来報告されている電圧駆動型半導体装置に比べて充分小さい値とすることができた。
【0076】図6は本発明の第8の実施例の構成を示すブロック図である。図6において、16は前述した本発明の各実施例の1つによる電圧駆動型半導体装置、17は前述した本発明の各実施例の1つに電流センシング素子を内蔵した電圧駆動型半導体装置、18はフリーホイールダイオード、19はゲート駆動回路、23は過電流保護回路である。
【0077】図6に示す本発明の第8の実施例は、前述した本発明の第1〜第7の実施例の1つの電圧駆動型半導体装置をスイッチとして使用して構成した3相モータ駆動用のインバータ回路の例である。
【0078】本発明の電圧駆動型半導体装置を、大電力を制御するスイッチとして使用する場合、電圧駆動型半導体装置のセグメントを多数集積化し並列に動作させるようにして、1つのスイッチとして機能するように使用される。そして、この本発明の第8の実施例において、電圧駆動型半導体装置によるスイッチ内に内蔵される電流センシング素子は、公知のごとく、スイッチを構成する半導体装置のセグメントと同様のセグメントで構成されてよく、スイッチを構成する半導体装置と電流センシング素子とのセグメント数比を1000:1に設定した。
【0079】また、各電圧駆動型半導体装置16、17にはフリーホイールダイオード18が並列に接続されている。そして、電圧駆動型半導体装置のゲートを駆動する駆動回路19は、その主要部がスイッチング素子20、21と電池22とにより構成される。
【0080】この駆動回路19は、図示インバータ回路の電圧駆動型半導体装置16、17をオンに制御するとき、スイッチング素子21をオフ、スイッチング素子20をオンとし、電圧駆動型半導体装置16、17のゲートに電池22の電圧を印加させるように動作し、電圧駆動型半導体装置16、17をオフに制御するとき、スイッチング素子21をオンとし、スイッチング素子20をオフとする。
【0081】なお、電圧駆動型半導体装置17のオン時に過電流が生じた場合、前述した電流センシング素子でこの過電流が検出され、この検出電流が過電流保護回路23を動作させて半導体装置を破壊から防止している。また、電圧駆動型半導体装置16、17に逆バイアスが印加される場合、図示実施例は、実施例1により説明したような方法で寄生サイリスタのラッチアップを防止することができる。
【0082】すなわち、この場合、駆動回路19は、スイッチング素子21をオフとし、スイッチング素子20をオンとして、電圧駆動型半導体装置16、17のゲートに電池22の電圧を印加し、寄生サイリスタのアノードとベースとの間のnMOSFETをオンとさせ、アノードとベースとの間を短絡する。
【0083】図6に示す本発明の第8の実施例は、前述のような回路構成により、電力損失を、従来装置によるスイッチング素子で構成したインバータ回路に対して約55%と大幅に低減することができる。この電力損失の低減の効果は、15〜30kHzの高速動作範囲ではさらに大きくなる。
【0084】なお、前述した本発明の第8の実施例は、その電圧駆動型半導体装置16、17として、本発明の第4の実施例による半導体装置を改良した半導体装置を用いることによりフリーホイールダイオード18を削除することができる。すなわち、図2に示す本発明の第4の実施例において、n層11とpベース5との面積比を40〜65%にすることにより、p+層7、pウエル2、nドレイン3、nエミッタ4、n層11、nコレクタ6で構成されるダイオードをフリーホイールダイオード18として機能させることがでる。
【0085】以上、本発明を8つの実施例に基づいて説明したが、本発明は、これらの実施例に限定されるものではなく、各種の変形を行うことができ、また、各種の機器に応用することができる。
【0086】例えば、本発明の第1の実施例において、構造緒元を以下のように変更することにより、4000V・100A級の大電力用半導体装置を実現することができる。すなわち、構造緒元として、セグメント幅を130μm、nソース1及びpウエル2の表面不純物濃度をそれぞれ5×1020/cm3及び1×1018/cm3、接合深さを15μm及び50μm、nドレイン3、nエミッタ4、pベース5、nコレクタ6の各層の不純物濃度をそれぞれ1×1013/cm3、1×1018/cm3、1×1018/cm3、1×1017/cm3、厚さをそれぞれ600μm、20μm、2μm、200μmに設定する。
【0087】このような構造緒元を持った半導体装置は、100A通電時(電流密度:100A/cm2)、半導体装置の電圧降下が約1.35Vであり、従来報告されている電流駆動型半導体装置に比較して高速動作が可能であり、高速動作時の電力損失を大幅に小さい値にすることができる。
【0088】また、図5により説明した本発明の第7の実施例において、電圧駆動型トランジスタ部を、バイアスを印加しないノーマル時にはオンとなるノーマリーオンタイプのユニポーラモード静電誘導型トランジスタとしてもよい。この場合、電圧駆動型半導体装置は、ノーマリーオン動作を行い、従来報告されている電圧駆動型半導体装置に比べて充分小さい電力損失とすることができる。また、この例において、ゲートに数ボルト程度の逆バイアスを印加することにより、その半導体装置を容易にオフさせることができる。さらに、電圧駆動型トランジスタ部を接合型FETとしてもよく、バイポーラトランジスタ部をダーリントントランジスタとしてもよい。
【0089】また、前述した本発明の実施例は、バイポーラトランジスタを駆動するためにベースにバイアス電圧付与しているが、本発明は、発光ダイオードの光によりベースにキャリアを発生させる光駆動方法等も同然に適用することができる。
【0090】さらに、本発明は、本発明の半導体装置の製作方法に関しても、前述の実施例で説明した例に限定されるものではない。
【0091】例えば、本発明は、図1、2、5に示した半導体装置の製作に当たって、公知のSiウエハ貼りあわせ方法を用いることも効果的である。すなわち、バイポーラトランジスタを一方のウエハに形成した後、他のSiウエハと貼りあわせ、所定の厚さにラッピング及びポリッシングした後、MOSFET、静電誘導トランジスタ等の電圧駆動型トランジスタを形成するようにすることもできる。この場合、3層をエピタキシャルで形成する方法に比較して、nエミッタ4、pベース5の急俊な不純物濃度分布のくずれるのを抑えることができ、バイポーラトランジスタをより低いコレクタ飽和抵抗を持つものとすることができると共に、nエミッタ4にベースから注入される正孔の適正化も容易になり、電圧駆動型半導体装置の高性能化を図ることができる。
【0092】
【発明の効果】以上説明したように本発明によれば、電圧駆動型半導体装置のドレインにコレクタ飽和抵抗の極めて小さいバイポーラトランジスタにより正孔を注入しMOSFETのドレインに伝導度変調を起こすことができるので、この結果、電圧駆動型半導体装置の電力損失を極めて小さくすることができ、また、電力損失を従来と同一とした場合、電圧駆動型半導体装置のターンオフ時間を短縮して高速動作を可能にすることができる。
【0093】本発明によれば、特に、高耐圧大電流の用途において、電力損失の低減効果、ターンオフ時間の短縮効果を顕著に得ることができる。




 

 


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