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発明の名称 半導体集積回路装置の製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−163852
公開日 平成6年(1994)6月10日
出願番号 特願平4−309064
出願日 平成4年(1992)11月18日
代理人 【弁理士】
【氏名又は名称】筒井 大和
発明者 川北 恵三 / 関口 敏宏
要約 目的
DRAMの情報蓄積用容量素子の表面積を大きくし、その蓄積電荷量を増大させる。

構成
半導体基板1上に形成したメモリセル選択用MISFETの上方に絶縁膜12、13を堆積した後、この絶縁膜12、13の上部にレジストパターン14aを形成し、次いで、このレジストパターン14aを加熱して熱変形させることにより、その側壁に微細なひだ状の凹凸を形成する。次に、レジストパターン14aをマスクにして絶縁膜12、13をエッチングした後、レジストパターン14aを除去し、次いで、絶縁膜12、13の上部に情報蓄積用容量素子の蓄積電極用の多結晶シリコン膜を堆積する工程を有するスタック型の情報蓄積用容量素子を備えたDRAMの製造方法である。
特許請求の範囲
【請求項1】 メモリセル選択用MISFETの上方に情報蓄積用容量素子を形成したDRAMを有する半導体集積回路装置の製造方法であって、半導体基板上に形成したメモリセル選択用MISFETの上方に絶縁膜を堆積する工程、前記絶縁膜の上部にレジストパターンを形成し、前記レジストパターンに熱またはイオンエネルギーを供給して前記レジストパターンを変形させることにより、前記レジストパターンの側壁に微細な凹凸を形成する工程、前記レジストパターンをマスクにして前記絶縁膜をエッチングする工程、前記レジストパターンを除去した後、前記絶縁膜の上部に情報蓄積用容量素子の蓄積電極用の導電膜を堆積する工程を有することを特徴とする半導体集積回路装置の製造方法。
【請求項2】 メモリセル選択用MISFETの上方に情報蓄積用容量素子を形成したDRAMを有する半導体集積回路装置の製造方法であって、半導体基板上に形成したメモリセル選択用MISFETの上方に絶縁膜を堆積する工程、多数の微粒子を混入させたフォトレジストを用いて前記絶縁膜の上部にレジストパターンを形成することにより、前記レジストパターンの側壁に微細な凹凸を形成する工程、前記レジストパターンをマスクにして前記絶縁膜をエッチングする工程、前記レジストパターンを除去した後、前記絶縁膜の上部に情報蓄積用容量素子の蓄積電極用の導電膜を堆積する工程を有することを特徴とする半導体集積回路装置の製造方法。
【請求項3】 メモリセル選択用MISFETの上方に情報蓄積用容量素子を形成したDRAMを有する半導体集積回路装置の製造方法であって、半導体基板上に形成したメモリセル選択用MISFETの上方に情報蓄積用容量素子の蓄積電極用の導電膜を堆積する工程、前記導電膜の上部に形成したレジストパターンをマスクにして前記導電膜をエッチングすることにより蓄積電極を形成する工程、前記レジストパターンを除去した後、前記半導体基板上に前記蓄積電極の表面の一部が露出する程度の薄膜を堆積する工程、前記薄膜をマスクにして前記蓄積電極をエッチングすることにより、前記蓄積電極の表面に微細な凹凸を形成する工程を有することを特徴とする半導体集積回路装置の製造方法。
【請求項4】 メモリセル選択用MISFETの上方に情報蓄積用容量素子を形成したDRAMを有する半導体集積回路装置の製造方法であって、半導体基板上に形成したメモリセル選択用MISFETの上方に情報蓄積用容量素子の蓄積電極用の導電膜を堆積する工程、前記導電膜の上部にレジストパターンを形成し、前記レジストパターンに熱またはイオンエネルギーを供給して前記レジストパターンを変形させることにより、前記レジストパターンの側壁に微細な凹凸を形成する工程、前記レジストパターンをマスクにして前記導電膜をエッチングすることにより蓄積電極を形成する工程を有することを特徴とする半導体集積回路装置の製造方法。
【請求項5】 メモリセル選択用MISFETの上方に情報蓄積用容量素子を形成したDRAMを有する半導体集積回路装置の製造方法であって、半導体基板上に形成したメモリセル選択用MISFETの上方に情報蓄積用容量素子の蓄積電極用の導電膜を堆積する工程、多数の微粒子を混入させたフォトレジストを用いて前記導電膜の上部にレジストパターンを形成することにより、前記レジストパターンの側壁に微細な凹凸を形成する工程、前記レジストパターンをマスクにして前記導電膜をエッチングすることにより蓄積電極を形成する工程を有することを特徴とする半導体集積回路装置の製造方法。
【請求項6】 メモリセル選択用MISFETの上方に情報蓄積用容量素子を形成したDRAMを有する半導体集積回路装置の製造方法であって、半導体基板上に形成したメモリセル選択用MISFETの上方に情報蓄積用容量素子の蓄積電極用の導電膜を堆積する工程、前記導電膜の上部にレジストパターンを形成し、前記レジストパターンをマスクにして前記導電膜をエッチングすることにより蓄積電極を形成する工程、前記レジストパターンを除去した後、前記半導体基板上に前記蓄積電極の表面の一部が露出する程度の薄膜を堆積する工程、前記薄膜をマスクにして前記蓄積電極をエッチングすることにより、前記蓄積電極の表面に微細な凹凸を形成する工程を有することを特徴とする半導体集積回路装置の製造方法。
【請求項7】 半導体基板に開孔した溝の内部に情報蓄積用容量素子を形成したDRAMを有する半導体集積回路装置の製造方法であって、半導体基板上に絶縁膜を堆積する工程、前記絶縁膜の上部にレジストパターンを形成し、前記レジストパターンに熱またはイオンエネルギーを供給して前記レジストパターンを変形させることにより、前記レジストパターンの側壁に微細な凹凸を形成する工程、前記レジストパターンをマスクにして前記絶縁膜をエッチングする工程、前記レジストパターンを除去した後、前記絶縁膜をマスクにして前記半導体基板をエッチングすることにより、前記半導体基板に溝を開孔する工程、前記半導体基板上に情報蓄積用容量素子の蓄積電極用の導電膜を堆積した後、前記導電膜をエッチバックすることにより、前記溝の内部に蓄積電極を形成する工程を有することを特徴とする半導体集積回路装置の製造方法。
【請求項8】 半導体基板に開孔した溝の内部に情報蓄積用容量素子を形成したDRAMを有する半導体集積回路装置の製造方法であって、半導体基板上に絶縁膜を堆積する工程、多数の微粒子を混入させたフォトレジストを用いて前記絶縁膜の上部にレジストパターンを形成することにより、前記レジストパターンの側壁に微細な凹凸を形成する工程、前記レジストパターンをマスクにして前記絶縁膜をエッチングする工程、前記レジストパターンを除去した後、前記絶縁膜をマスクにして前記半導体基板をエッチングすることにより、前記半導体基板に溝を開孔する工程、前記半導体基板上に情報蓄積用容量素子の蓄積電極用の導電膜を堆積した後、前記導電膜をエッチバックすることにより、前記溝の内部に蓄積電極を形成する工程を有することを特徴とする半導体集積回路装置の製造方法。
【請求項9】 半導体基板に開孔した溝の内部に情報蓄積用容量素子を形成したDRAMを有する半導体集積回路装置の製造方法であって、半導体基板上に絶縁膜を堆積する工程、前記絶縁膜の上部にレジストパターンを形成し、前記レジストパターンをマスクにして前記絶縁膜をエッチングする工程、前記レジストパターンを除去した後、前記絶縁膜をマスクにして前記半導体基板をエッチングすることにより、前記半導体基板に溝を開孔する工程、前記半導体基板上に情報蓄積用容量素子の蓄積電極用の導電膜を堆積した後、前記導電膜をエッチバックすることにより、前記溝の内部に蓄積電極を形成する工程、前記半導体基板上に前記蓄積電極の表面の一部が露出する程度の薄膜を堆積する工程、前記薄膜をマスクにして前記蓄積電極をエッチングすることにより、前記蓄積電極の表面に微細な凹凸を形成する工程を有することを特徴とする半導体集積回路装置の製造方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置の製造技術に関し、特に、DRAM(Dynamic Random Access Memory)を備えた半導体集積回路装置に適用して有効な技術に関するものである。
【0002】
【従来の技術】64メガビット〔Mbit〕などの大容量を有するDRAMにおいては、メモリセルの面積縮小に伴う情報蓄積用容量素子の蓄積電荷量減少を補うために、情報蓄積用容量素子をメモリセル選択用MISFETの上方に配置するスタック構造や、半導体基板に開孔した溝の内部に形成するトレンチ構造が採用されている。
【0003】ところが、上記スタック構造は、情報蓄積用容量素子を構成する蓄積電極(ストレージノード)およびプレート電極を半導体基板上に高く形成しなければならないため、上層の配線と半導体基板との接続が困難になるなど、プロセス上の負担が大きい。また、上記トレンチ構造の場合も、蓄積電荷量を大きくするためには溝を深く開孔しなければならないため、プロセス上の負担が大きくなる。
【0004】そこで、プロセス上の負担を大きくすることなく、蓄積電荷量を増大させる手段として、表面に微細な凹凸を有する多結晶シリコン膜を使って情報蓄積用容量素子を形成することにより、その表面積を実効的に大きくする技術が提案されている(株式会社プレスジャーナル、平成3年6月20日発行「月刊セミコンダクターワールド」P134〜P139、P160〜P163)。
【0005】
【発明が解決しようとする課題】ところが、前記従来技術は、多結晶シリコン膜の表面に微細な凹凸を形成するための温度制御が難しいなど、プロセスの再現性に問題がある。
【0006】本発明の目的は、情報蓄積用容量素子の表面積を大きくし、その蓄積電荷量を増大させることのできる技術を提供することにある。
【0007】本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0008】
【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0009】(1).請求項1記載の発明は、スタック構造の情報蓄積用容量素子を有するDRAMの製造方法であって、半導体基板上に形成したメモリセル選択用MISFETの上方に絶縁膜を堆積する工程、前記絶縁膜の上部にレジストパターンを形成し、前記レジストパターンに熱またはイオンエネルギーを供給して前記レジストパターンを変形させることにより、前記レジストパターンの側壁に微細な凹凸を形成する工程、前記レジストパターンをマスクにして前記絶縁膜をエッチングする工程、前記レジストパターンを除去した後、前記絶縁膜の上部に情報蓄積用容量素子の蓄積電極用の導電膜を堆積する工程を有する。
【0010】(2).請求項2記載の発明は、スタック構造の情報蓄積用容量素子を有するDRAMの製造方法であって、半導体基板上に形成したメモリセル選択用MISFETの上方に情報蓄積用容量素子の蓄積電極用の導電膜を堆積する工程、多数の微粒子を混入させたフォトレジストを用いて前記導電膜の上部にレジストパターンを形成することにより、前記レジストパターンの側壁に微細な凹凸を形成する工程、前記レジストパターンをマスクにして前記導電膜をエッチングすることにより蓄積電極を形成する工程を有する。
【0011】(3).請求項3記載の発明は、スタック構造の情報蓄積用容量素子を有するDRAMの製造方法であって、半導体基板上に形成したメモリセル選択用MISFETの上方に情報蓄積用容量素子の蓄積電極用の導電膜を堆積する工程、前記導電膜の上部に形成したレジストパターンをマスクにして前記導電膜をエッチングすることにより蓄積電極を形成する工程、前記レジストパターンを除去した後、前記半導体基板上に前記蓄積電極の表面の一部が露出する程度の薄膜を堆積する工程、前記薄膜をマスクにして前記蓄積電極をエッチングすることにより、前記蓄積電極の表面に微細な凹凸を形成する工程を有する。
【0012】
【作用】上記した手段(1) または(2) によれば、側壁に微細な凹凸を形成したレジストパターンをマスクにして絶縁膜をエッチングすることにより、上記絶縁膜の側壁には、上記レジストパターンの側壁に対応する微細な凹凸が形成される。
【0013】次に、上記レジストパターンを除去した後、上記絶縁膜の上部に情報蓄積用容量素子の蓄積電極用の導電膜を堆積することにより、上記導電膜の側壁には、上記絶縁膜の側壁に対応する微細な凹凸が形成される。
【0014】これにより、蓄積電極の表面積を実効的に大きくすることができるので、その蓄積電荷量を増大させることができる。
【0015】上記した手段(3) によれば、情報蓄積用容量素子の蓄積電極の表面の一部が露出する程度の薄膜をマスクにして上記蓄積電極をエッチングすることにより、上記蓄積電極は、その表面に堆積した上記薄膜の隙間から露出した部分のみがエッチングされるため、その表面に微細な凹凸が形成される。
【0016】これにより、蓄積電極の表面積を実効的に大きくすることができるので、その蓄積電荷量を増大させることができる。
【0017】以下、実施例により本発明を詳述する。なお、実施例を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【0018】
【実施例1】本発明の一実施例であるスタック構造の情報蓄積用容量素子を有するDRAMの製造方法を図1〜図9により説明する。
【0019】まず、図1に示すように、例えばp形のシリコン単結晶からなる半導体基板1上に周知の方法でメモリセル選択用MISFETを形成する。すなわち、半導体基板1にp形のウエル2を形成し、このウエル2の表面に酸化シリコンからなる素子分離用のフィールド絶縁膜3を形成し、このフィールド絶縁膜3の下に反転防止用のp形のチャネルストッパ層4を形成する。
【0020】次に、半導体基板1の表面のフィールド絶縁膜3によって囲まれた活性領域に酸化シリコンからなるゲート絶縁膜5を形成し、このゲート絶縁膜5上に多結晶シリコンからなるメモリセル選択用MISFETのゲート電極6を形成する。また、フィールド絶縁膜3の上には、一部がゲート電極6を兼ねるワード線WLを形成する。ゲート電極6(およびワード線WL)は、半導体基板1上に多結晶シリコン膜および酸化シリコンからなる絶縁膜7を順次堆積し、これらを順次エッチングして形成する。
【0021】次に、半導体基板1にn型の不純物をイオン注入してメモリセル選択用MISFETのソース、ドレインとなるn+ 半導体領域8を形成した後、ゲート電極6の側壁に酸化シリコンからなるサイドウォールスペーサ9、エッチングストッパ10を形成する。
【0022】次に、図2に示すように、n+ 半導体領域8にビット線BLを接続する。ビット線BLは、半導体基板1上に堆積した多結晶シリコン膜、または多結晶シリコン膜と高融点金属シリサイド(WSiX 、MoSiX など)膜との積層膜からなるポリサイド膜をエッチングして形成する。
【0023】次に、ビット線BLの上面および側壁に酸化シリコンからなる絶縁膜11を形成した後、図3に示すように、窒化シリコンからなる絶縁膜12および酸化シリコンからなる絶縁膜13を順次堆積し、さらにこの絶縁膜13の上にフォトレジスト膜14をスピン塗布する。
【0024】次に、フォトレジスト膜14の露光、現像を行い、図4に示すようなレジストパターン14aを形成した後、例えばこのレジストパターン14aの表面が熱変形する程度の温度で半導体基板1を加熱する。この熱処理により、レジストパターン14aの上面および側壁には、露光装置の解像度以下の微細な寸法を有するひだ状の凹凸が形成される。
【0025】図5は、側壁に微細なひだ状の凹凸が形成されたレジストパターン14aを示す斜視図である。このような微細な凹凸は、レジストパターン14aを熱変形させる上記方法の他、例えばドライエッチング装置を使ってレジストパターン14aにイオンエネルギーを照射することによっても形成することができる。
【0026】次に、レジストパターン14aをマスクにして絶縁膜13およびその下の絶縁膜12を順次エッチングすることによってn+ 半導体領域8を露出させた後、レジストパターン14aをアッシングにより除去する。レジストパターン14aは、その側壁に微細なひだ状の凹凸を有しているため、エッチングされた箇所の絶縁膜12、13の側壁には、図6に示すように、レジストパターン14aの側壁に対応する微細なひだ状の凹凸が形成される。
【0027】次に、図7に示すように、半導体基板1上に情報蓄積用容量素子の蓄積電極用の多結晶シリコン膜15を堆積する。この時、絶縁膜12、13の側壁に沿って堆積された多結晶シリコン膜15の表面には、絶縁膜12、13の側壁に対応する微細なひだ状の凹凸が形成される。
【0028】次に、図8に示すように、半導体基板1上にフォトレジスト膜16を堆積し、これをエッチバックして絶縁膜13上の多結晶シリコン膜15を除去することにより、情報蓄積用容量素子の蓄積電極15aを形成する。
【0029】次に、図9に示すように、フォトレジスト膜16をアッシングで除去し、さらに絶縁膜13をエッチングで除去する。図示は省略するが、その後、蓄積電極15aの表面に例えば酸化タンタルからなる薄い絶縁膜を堆積し、この絶縁膜上に例えばタングステンからなる情報蓄積用容量素子のプレート電極を堆積することにより、スタック構造の情報蓄積用容量素子を有するDRAMが完成する。
【0030】このように、本実施例のDRAMの製造方法によれば、情報蓄積用容量素子の蓄積電極15aの表面に微細なひだ状の凹凸を形成することにより、蓄積電極15aの表面積を実効的に大きくすることができるので、その蓄積電荷量を増大させることができる。
【0031】
【実施例2】図10、図11は、スタック構造の情報蓄積用容量素子を有するDRAMの製造方法の他の実施例を示す半導体基板の平面図である。
【0032】前記実施例では、絶縁膜13上のレジストパターン14aを熱変形させることによって、その表面(上面および側壁)に微細な寸法を有するひだ状の凹凸を形成したが、本実施例では、図10に示すように、露光装置の解像度以下の微細な径を有する、例えばSOG(スピンオングラス)からなる多数の微粒子17を混入したフォトレジスト膜14を絶縁膜(13)上にスピン塗布する。
【0033】次に、フォトレジスト膜14を露光、現像することにより、図11に示すようなレジストパターン14aを形成する。このレジストパターン14aの側壁には、微粒子17やこの微粒子17によって露光光が遮蔽されたために感光されなかったフォトレジストからなる微細な凹凸が存在している。
【0034】図示は省略するが、その後、レジストパターン14aをマスクにして前記実施例と同様に絶縁膜13およびその下の絶縁膜12を順次エッチングすることにより、絶縁膜12、13の側壁に、レジストパターン14aの側壁に対応する微細な凹凸を形成する。
【0035】次に、半導体基板1上に情報蓄積用容量素子の蓄積電極用の多結晶シリコン膜15を堆積することにより、絶縁膜12、13の側壁に沿って堆積された多結晶シリコン膜15の表面に、絶縁膜12、13の側壁に対応する微細な凹凸を形成する。
【0036】このように、本実施例のDRAMの製造方法によれば、前記実施例と同様、蓄積電極15aの表面積を実効的に大きくすることができるので、その蓄積電荷量を増大させることができる。
【0037】
【実施例3】本発明の他の実施例であるスタック構造の情報蓄積用容量素子を有するDRAMの製造方法を図12〜図15により説明する。
【0038】前記実施例1のDRAMは、ビット線BLの上方に情報蓄積用容量素子を配置するものであるが、本実施例3のDRAMは、情報蓄積用容量素子の上方にビット線BLを配置するものである。
【0039】まず、図12に示すように、半導体基板1上に周知の方法でメモリセル選択用MISFETを形成した後、情報蓄積用容量素子の蓄積電極用の多結晶シリコン膜15を堆積し、次に、図13に示すように、この多結晶シリコン膜15上に形成したレジストパターン(図示せず)をマスクにして多結晶シリコン膜15をエッチングすることにより、蓄積電極15aを形成する。
【0040】次に、レジストパターンを除去した後、図14に示すように、半導体基板1上に、例えば酸化シリコンまたは窒化シリコンからなる絶縁膜18をCVD法で堆積する。この時、絶縁膜18を極めて薄く堆積することにより、蓄積電極15aの表面の一部を絶縁膜18の隙間から露出させることができる。
【0041】次に、絶縁膜18をマスクにして半導体基板1の表面をエッチングする。この時、蓄積電極15aは、その表面に堆積した絶縁膜18の隙間から露出した部分のみがエッチングされるため、その後、絶縁膜18をエッチングで除去すると、図15に示すように、蓄積電極15aの表面(上面および側壁)には、微細な凹凸が形成される。
【0042】このように、本実施例のDRAMの製造方法によれば、前記実施例と同様、蓄積電極15aの表面積を実効的に大きくすることができるので、その蓄積電荷量を増大させることができる。
【0043】なお、図示は省略するが、上記の方法に代えて、次のような方法で蓄積電極15aの表面に微細な凹凸を形成することもできる。
【0044】まず、メモリセル選択用MISFETを形成した半導体基板1上に情報蓄積用容量素子の蓄積電極用の多結晶シリコン膜15を堆積した後、この多結晶シリコン膜15上にレジストパターンを形成する。
【0045】次に、このレジストパターンの表面が熱変形する程度の温度で半導体基板1を加熱するか、あるいはレジストパターンの表面にイオンエネルギーを照射することによって、レジストパターンの上面および側壁に露光装置の解像度以下の微細な寸法を有するひだ状の凹凸を形成する。
【0046】次に、このレジストパターンをマスクにして多結晶シリコン膜15をエッチングし、蓄積電極15aを形成することにより、この蓄積電極15aの側壁には、レジストパターンの側壁に対応する微細なひだ状の凹凸が形成される。
【0047】また、上記の方法に代えて、前記実施例2と同様、露光装置の解像度以下の径を有する多数の微粒子を混入したフォトレジスト膜を使って多結晶シリコン膜15上にレジストパターンを形成し、次に、このレジストパターンをマスクにして多結晶シリコン膜15をエッチングすることによっても、側壁に微細な凹凸を有する蓄積電極15aを形成することができる。
【0048】
【実施例4】本発明の他の実施例であるトレンチ構造の情報蓄積用容量素子を有するDRAMの製造方法を図16〜図21により説明する。
【0049】まず、図16に示すように、半導体基板1の表面のフィールド絶縁膜3によって囲まれた活性領域に酸化シリコンからなる絶縁膜19を形成した後、半導体基板1上に窒化シリコンまたは酸化シリコンからなる絶縁膜20を堆積し、さらにこの絶縁膜20の上にフォトレジスト膜21をスピン塗布する。
【0050】次に、フォトレジスト膜21の露光、現像を行い、図17に示すようなレジストパターン21aを形成する。その後、このレジストパターン21aの表面に露光装置の解像度以下の微細な寸法を有するひだ状の凹凸を形成する。
【0051】図18は、側壁に微細なひだ状の凹凸が形成されたレジストパターン21aを示す斜視図である。このような微細な凹凸は、前記実施例1で説明した方法、すなわち、レジストパターン21aの表面が熱変形する程度の温度で半導体基板1を加熱するか、あるいはレジストパターン21aの表面にイオンエネルギーを照射することによって形成することができる。
【0052】次に、図19に示すように、レジストパターン21aをマスクにして絶縁膜20をエッチングした後、このレジストパターン21aをアッシングにより除去する。レジストパターン21aは、その側壁に微細なひだ状の凹凸を有しているため、エッチングされた箇所の絶縁膜20の側壁には、同図に示すように、レジストパターン21aの側壁に対応する微細なひだ状の凹凸が形成される。
【0053】次に、図20に示すように、絶縁膜20をマスクにして絶縁膜19および半導体基板1を順次エッチングすることにより、半導体基板1の内部に情報蓄積用容量素子を収容するための溝(トレンチ)22を開孔する。エッチングのマスクである絶縁膜20は、その側壁に微細なひだ状の凹凸を有しているため、溝22の側壁には、同図に示すように、絶縁膜20の側壁に対応する微細なひだ状の凹凸が形成される。
【0054】次に、図21に示すように、半導体基板1を熱処理して溝22の側壁および底面に薄い酸化シリコンからなる絶縁膜23を形成した後、半導体基板1上に情報蓄積用容量素子の蓄積電極用の多結晶シリコン膜(図示せず)を堆積し、この多結晶シリコン膜をエッチバックして溝22の側壁および底面のみにこれを残すことにより、溝22の内部に蓄積電極24を形成する。この時、溝22の側壁に沿って形成された蓄積電極24の表面には、溝22の側壁に対応する微細なひだ状の凹凸が形成される。
【0055】このように、本実施例のDRAMの製造方法によれば、蓄積電極24の表面積を実効的に大きくすることができるので、その蓄積電荷量を増大させることができる。
【0056】なお、前記図17に示すようなレジストパターン21aを形成する他の方法として、前記実施例2で説明した方法、すなわち露光装置の解像度以下の径を有する多数の微粒子を混入したフォトレジスト膜を使ってレジストパターン21aを形成する方法を利用してもよい。
【0057】
【実施例5】本発明の他の実施例であるトレンチ構造の情報蓄積用容量素子を有するDRAMの製造方法を図22〜図24により説明する。
【0058】まず、図22に示すように、周知の方法で半導体基板1に溝22を開孔し、この内部に情報蓄積用容量素子の蓄積電極24を形成する。すなわち、本実施例では、前記実施例4の場合と異なり、溝22の側壁には微細な凹凸を形成しない。
【0059】次に、図23に示すように、半導体基板1上に、例えば酸化シリコンまたは窒化シリコンからなる絶縁膜25をCVD法で堆積する。この時、前記実施例3の場合と同様、絶縁膜25を極めて薄く堆積することにより、蓄積電極24の表面の一部を絶縁膜25の隙間から露出させることができる。
【0060】次に、絶縁膜25をマスクにして半導体基板1の表面をエッチングする。この時、蓄積電極24は、その表面に堆積された絶縁膜25の隙間から露出した部分のみがエッチングされるため、その後、絶縁膜25をエッチングで除去すると、図24に示すように、蓄積電極24の表面には、微細な凹凸が形成される。
【0061】このように、本実施例のDRAMの製造方法によれば、前記実施例と同様、蓄積電極24の表面積を実効的に大きくすることができるので、その蓄積電荷量を増大させることができる。
【0062】以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0063】
【発明の効果】本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【0064】本発明によれば、情報蓄積用容量素子の蓄積電極の表面に微細な凹凸を形成することにより、表面積が実効的に大きくなるので、その蓄積電荷量を増大させることが可能となる。




 

 


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