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発明の名称 半導体装置の製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−163843
公開日 平成6年(1994)6月10日
出願番号 特願平4−308496
出願日 平成4年(1992)11月18日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 長谷川 雅俊
要約 目的
隣接するトランジスタ同志を分離するためのアイソレーションの占有する面積を小さくすることによる、チップ面積の小型化の実現。

構成
隣接したトランジスタを段差をもって形成し、上記段差壁側面に絶縁膜を設けることによってアイソレーションとし、上記隣接したトランジスタ同志の素子分離を行なう。
特許請求の範囲
【請求項1】シリコン基板上に複数のトレンチを形成する工程と、該複数のトレンチ内部にそれぞれトランジスタを形成する工程と、上記トレンチ外部のシリコン基板上にトランジスタを形成する工程と、上記トレンチ側面に絶縁膜を形成する工程と、上記トレンチ内部に絶縁材料を埋め込む工程と、上記絶縁材料に接続孔を形成し導電層と上記トランジスタを接続する工程と、上記トレンチ外のトランジスタ上に絶縁層を形成する工程と、上記絶縁層に接続孔を形成する工程と、上記接続孔を導電層によって埋め込み上記絶縁層上に導電層を形成する工程と、上記導電層上に保護膜を形成する工程とによって形成されることを特徴とする半導体装置の製造方法。
【請求項2】1つのトレンチ内部には1つのトランジスタを形成し、隣あったトレンチ同志に挟まれた1つのトレンチ外部のシリコン基板上には1つのトランジスタを形成することを特徴とする特許請求の範囲第1項記載の半導体装置の製造方法。
【請求項3】上記トレンチ側面の絶縁膜をシリコン酸化膜とすることを特徴とする特許請求の範囲第1項記載の半導体装置製造方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、半導体装置の素子分離技術に関するものであり、特に半導体装置の高集積化に有効な技術である。
【0002】
【従来の技術】図2に従来の半導体装置の断面構造の模式図を示す。シリコン(以下Siと記す)基板1にN型埋込拡散層2及びP型埋込拡散層3が形成されている。そして、素子分離のためのアイソレーションとして、LOCOS酸化膜12が形成される。このことによって、ポリシリコン等(以下poly−Siと記す)の導電層によって形成されるゲート電極5、絶縁膜によって形成されるサイドウォール7及び不純物拡散層6からなるトランジスタ8同志が分離される。さらに、上記トランジスタ8と配線層とを絶縁するために、スピンオングラス(以下SOGと記す)等の絶縁膜によって層間絶縁膜9が形成される。そして、配線層11及び上記トランジスタ8とを電気的に接続するためにコンタクトホール10が形成される。そして、最後に、上記配線層11上にシラン等によって保護膜を形成する。このように、従来のアイソレーションはLOCOS酸化膜であったために、素子分離領域が非常に大きくなり、近年の半導体装置の微細化ヘの障害となっている。
【0003】図3にインバータ回路の等価回路図を、図4に従来の半導体装置をインバータ回路に応用したときの平面レイアウト図を示す。図3に示すようにインバータ回路はPMOSトランジスタQ1とNMOSトランジスタQ2から構成され、上記PMOSトランジスタのソースには電源電圧VCCが入力され、上記NMOSトランジスタQ2のソースは接地されている。そして、上記PMOSトランジスタQ1とNMOSトランジスタQ2の両方のゲートには信号が入力され、上記インバータ回路を介して入力信号に対する反転信号が出力される。次に、図4に示す上記インバータ回路の平面レイアウト図について説明する。図には示していないがSi基板上にLOCOS酸化膜の窓がレイアウトされ、上記LOCOS酸化膜の窓上にpoly−Si等の導電層によってゲート電極5がレイアウトされる。そして、上記ゲート電極5をマスクとして不純物拡散層6をレイアウトすることによってPMOSトランジスタQ1及びNMOSトランジスタQ2が形成される。また、上記PMOSトランジスタQ1上に電源線Vccがレイアウトされ、コンタクトホール10aによって上記PMOSトランジスタQ1に電源を供給している。そして、上記NMOSトランジスタQ2上に接地電源線VSSおよびそのコンタクトホール10bがレイアウトされ、NMOSトランジスタQ2のソースを接地している。そして、上記PMOSトランジスタQ1及びNMOSトランジスタQ2上に上記ゲート電極5と並行に配線層11およびPMOSトランジスタQ1上にはコンタクトホール10c,NMOSトランジスタQ2上にはコンタクトホール10eがレイアウトされている。さらに、配線層11は上記PMOSトランジスタQ1とNMOSトランジスタQ2上のゲート電極5上の上記PMOSトランジスタQ1上のコンタクトホール10d,上記NMOSトランジスタQ2上のコンタクトホール10fを接続してレイアウトされている。そして、上記ゲート電極5に電圧を印加するようにし、上記配線層11から電圧を取り出せるようにレイアウトされている。また、上記PMOSトランジスタQ1とNMOSトランジスタQ2の間にはアイソレーションとしてのLOCOS酸化膜がレイアウトされている。このように、従来の半導体装置においては、LOCOS酸化膜の占める面積が大きいので、半導体装置の高集積化、高機能化を追及するためにチップ面積の増大を招いている。このようなレイアウトにおいては、素子分離のための領域が大きく、近年の半導体装置の高集積化に対応することが不可能であるという問題点がある。
【0004】
【発明が解決しようとする課題】本発明は、上記問題点を解決するために、隣接するトランジスタ同志を分離するためのアイソレーションの占有する面積を小さくすることによる、チップ面積の小型化の実現を目的とする。
【0005】
【課題を解決するための手段】隣接したトランジスタを段差をもって形成し、上記段差壁側面に絶縁膜を設けることによってアイソレーションとし、上記隣接したトランジスタ同志の素子分離を行なう。
【0006】
【作用】隣接したトランジスタ同志のアイソレーションの占有する面積がが大幅に低減でき、チップサイズの小型化が実現できる。
【0007】
【実施例】図1に、本発明のアイソレーションで素子分離したデバイスの断面構造の模式図を示す。Si基板1上にトレンチが形成され、N型埋込拡散層2およびP型埋込拡散層3が形成されている。そして、上記トレンチ内部および上記トレンチ外部にゲート電極5およびそのサイドウォール7、不純物拡散層6が形成されることによってトランジスタ8が形成されている。また、上記段差側面壁にはアイソレーション領域としてSi酸化膜(以下SiO2と記す)等のような絶縁膜4が形成され、隣接したトランジスタ同志のそれぞれの素子分離を行なっている。さらに上記トランジスタ8上にはSOG等の絶縁膜によって層間絶縁膜9が形成され、配線層11と上記トランジスタ8とを電気的に接続するためのコンタクトホール10が形成されている。さらに、上記配線層11上には、シラン等によって保護膜13が形成されている。このため、アイソレーションの占有する面積が大幅に低減され、特に同じ大きさのトランジスタが繰返し配置されているゲートアレイ等においては、従来技術である図2に示したようなLOCOS酸化膜によるアイソレーションを用いた半導体チップと本発明のアイソレーションを用いた半導体チップとを比較して、チップ面積が約50%に低減できる。また、上記トレンチの深さは、CMOSトランジスタの場合、ラッチアップなどを考慮して、3〜5ミクロンあるいはそれ以上の深さとしなければならないが、メモリセル、UISO等でトレンチを使っている場合、それらと同じにした方が工程削減で有利である。
【0008】図5に本発明のアイソレーションで素子分離を行ったデバイスの形成のためのプロセスフローの概略を示す。まず、図5(a)の工程において、ホトリソグラフィーとドライエッチングを用いて、Si基板上1にトレンチを形成する。そして、図5(b)の工程において、インプラによってN型埋込拡散層2及びトレンチにはP型埋込拡散層3を形成する。そして、ホトリソグラフィー、ドライエッチングを行ない、上記トレンチ側面以外に窒化シリコンを堆積し、トレンチ側面の厚い酸化膜を形成する。さらに、図5(c)の工程において、上記ゲート電極5における下地酸化膜を化学的気相法(以下CVD法と記す)によって形成した後、CVD法によってpoly−Si等の導電層を重ねて形成する。そして、ホトリソグラフィー、ドライエッチングを行うことによってゲート電極5を形成し、インプラにより不純物拡散層6を形成することによってトランジスタ8を形成する。ここで、上記トレンチ内及びトレンチ外のトランジスタを形成する工程は、別工程にて行っている。そして、ホトリソグラフィー、ドライエッチングにより、トレンチをSOG等の層間絶縁膜によって埋めこむ。図5(d)の工程において、ホトリソグラフィー、ドライエッチングによりトレンチ内に形成されたトランジスタ8と次工程で形成する配線層を電気的に接続するためのコンタクトホール10を形成し、CVD法によってメタル層等により上記コンタクトホール10を埋め込む。さらに、ホトリソグラフィー、ドライエッチングにより、エッチバックすることによって、段差をなくし平坦化する。図5(e)の工程以後は従来の手法で、上記SOGのような層間絶縁膜をCVD法によって形成し、ホトリソグラフィー、ドライエッチングによりコンタクトホール10を形成する。さらにCVD法によって、上記コンタクトホールにメタルを埋め込むとともに、ホトリソグラフィー、ドライエッチングによって配線層11を形成し、最後にCVD法によってシラン等によって保護膜を形成することによって完了する。
【0009】図6に本発明のデバイスをCMOSインバータに適応したときの平面的なレイアウト図を示す。Si基板上にトレンチ領域がレイアウトされ、素子分離を行うためのアイソレーション領域としてSiO2等によって絶縁膜が形成される。このため、隣接したCMOSインバータにおいて、トレンチが互い違いにレイアウトされる。また、poly−Si等の導電層によってゲート電極5がレイアウトされる。そして、上記ゲート電極5をマスクとして不純物拡散層6をレイアウトすることによってPMOSトランジスタQ1及びNMOSトランジスタQ2が形成される。また、上記PMOSトランジスタQ1上に電源線Vccがレイアウトされ、コンタクトホール10aによって上記PMOSトランジスタQ1に電源を供給している。そして、NMOSトランジスタQ2上に接地電源線VSSおよびそのコンタクトホール10bがレイアウトされ、NMOSトランジスタQ2のソースを接地している。そして、上記PMOSトランジスタQ1及びNMOSトランジスタQ2上に上記ゲート電極5と並行に配線層11およびPMOSトランジスタQ1上にはコンタクトホール10c,NMOSトランジスタQ2上にはコンタクトホール10eがレイアウトされている。また、配線層11は上記PMOSトランジスタQ1とNMOSトランジスタQ2上のゲート電極5上にレイアウトされている。そして、上記ゲート電極5に電圧を印加するようにし、上記配線層11から電圧を取り出せるようにレイアウトされている。図7に図6におけるA1−A2で切断したときのCMOSインバータの断面構造の要部概略図を示す。NMOSトランジスタとPMOSトランジスタのゲート電極5が配線層11によって接続されている。そして、アイソレーションとしてSiO2膜4が形成されている。このように、CMOSインバータにおけるNMOSトランジスタとPMOSトランジスタのアイソレーション4の領域が大幅に低減出来、チップ面積が大幅に低減できる。図8に図6におけるB1−B2で切断したときのCMOSインバータの断面構造の要部概略図を示す。異なるCMOSインバータにおけるNMOSトランジスタが隣接して形成されているが、配線層11は拡散層2と接続されている。そして、隣接したCMOSインバータのアイソレーションとしてSiO2膜4が形成されている。このように、異なるCMOSインバータのアイソレーション4の領域も大幅に低減出来、チップ面積が大幅に低減できる。また、本実施例として、MOSトランジスタについて記載したが、バイポーラトランジスタ等他のデバイスにも、素子を立体的に配置してアイソレートすることは可能である。
【0010】
【発明の効果】隣接したトランジスタ間を分離するためのアイソレーションの占める面積を大幅に低減することができ、チップ面積を大幅に縮小することができる。




 

 


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