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発明の名称 半導体集積回路装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−163831
公開日 平成6年(1994)6月10日
出願番号 特願平4−314861
出願日 平成4年(1992)11月25日
代理人 【弁理士】
【氏名又は名称】秋田 収喜
発明者 本間 和樹 / 柳沢 一正
要約 目的
静電気破壊保護回路を有する半導体集積回路装置の信頼性を向上する。

構成
外部端子BPと入力初段の回路30との接続経路に直列に接続される抵抗素子R2と、接続経路に入力過大電流に対して逆方向に接続されるダイオードD1と、接続経路のダイオードD1と抵抗素子R2との間に接続される抵抗素子R2より抵抗値が小さい抵抗素子R1を有する静電気破壊保護回路25を備える。
特許請求の範囲
【請求項1】 外部端子と入力初段又は出力最終段の回路との間に静電気破壊保護回路を配置した半導体集積回路装置において、前記外部端子と入力初段又は出力最終段の回路との間の接続経路に直列に接続される抵抗素子と、前記接続経路に入力サージ電圧に対して逆方向に接続されるダイオードと、前記接続経路のダイオードと抵抗素子との間に接続される前記抵抗素子より抵抗値が小さい第2の抵抗素子とを有する静電気破壊保護回路を備えたことを特徴とする半導体集積回路装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置に関し、特に、静電気破壊保護回路を有する半導体集積回路装置に適用して有効な技術に関するものである。
【0002】
【従来の技術】半導体集積回路装置の入力外部端子と入力初段の回路との間には、一般的に静電気破壊保護回路が配置される。
【0003】前記静電気破壊保護回路は、半導体集積回路装置の人為的な取扱い等で発生し入力外部端子に印加される過大電流(静電気またはサージ電圧)を、緩和若しくは吸収する目的で配置されている。
【0004】前記静電気破壊保護回路は、入力外部端子に印加される過大電流をなまらせる抵抗素子を有する。この抵抗素子は、一端側が入力外部端子に接続され、他端側が入力初段の回路に接続されている。この抵抗素子は、半導体集積回路装置の製造プロセスを低減するため、MOSのソース領域及びドレイン領域と同一製造工程で形成される半導体領域(拡散領域)で構成される。この種の抵抗素子は、寄生的にダイオードが付加され、過大電流をクランプできるとともに、過大電流で発生する熱を半導体基板側に放散するので、多結晶珪素膜で形成される抵抗素子に比べて有利である。
【0005】この種の技術に関しては、例えば、特開昭57−72376号公報に記載されている。
【0006】
【発明が解決しようとする課題】しかしながら、本発明者は、前記従来技術を検討した結果、以下のような問題点を見出した。
【0007】前記半導体集積回路装置の場合、過大電流が入力された際に、抵抗素子を構成する半導体領域の入力外部端子に接続される側で電流集中が発生する。また、同時に、抵抗素子に寄生的に接続されているダイオードにも過大電流が流れ、電流集中が発生する。電流集中が発生した際、半導体領域で構成される抵抗素子、寄生的に付加されているダイオードの夫々での発熱は、抵抗素子ではP=I2R、ダイオードではP=VbdIで表われされる。ここで、Pは発熱量、Iは電流、Rは抵抗値、Vbdはダイオードの降伏(ブレークダウン)電圧である。発熱によって、温度が珪素の溶融温度に達した段階で、素子破壊が発生する。前式からわかるように、抵抗素子の発熱量Pは、電流の二乗に比例するため、抵抗素子と寄生的に接続されるダイオードに電流集中が発生した場合、素子が破壊されるという問題がある。
【0008】本発明の目的は、静電気破壊保護回路を備えた半導体集積回路装置において、信頼性を向上することが可能な技術を提供することにある。
【0009】本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【0010】
【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【0011】外部端子と入力初段または出力最終段の回路との間に静電気破壊保護回路を配置した半導体集積回路装置において、前記外部端子と入力初段または出力最終段の回路との間の接続経路に直列に接続される抵抗素子と、前記接続経路に入力サージ電圧に対して逆方向に接続されるダイオードと、前記接続経路のダイオードと抵抗素子との間に接続される前記抵抗素子より抵抗値が小さい第2の抵抗素子とを有する静電気破壊保護回路を備える。
【0012】
【作用】前述した手段によれば、静電気破壊保護回路の抵抗素子とダイオードの夫々は、第2の抵抗素子をを介して分散され、過大電流による抵抗素子、ダイオードの夫々の発熱箇所が分散されるので、発熱の集中によるダイオードまたは抵抗素子の破壊を防止できる。また、静電気破壊保護回路の抵抗素子の発熱を、積極的に発生させることができる。つまり、静電気破壊保護回路の発熱集中による破壊を防止し、半導体集積回路装置の信頼性を向上できる。
【0013】
【実施例】以下、本発明の実施例を図面を用いて具体的に説明する。なお、実施例を説明するための全図において、同一機能を有するものは、同一符号を付け、その繰り返しの説明は省略する。
【0014】本発明の構成について、SRAM(tratic andom ccess emory)の入力外部端子と入力初段の回路との間に配置される静電気破壊保護回路に本発明を適用した一実施例とともに説明する。
【0015】まず、前記SRAMのメモリセルの構成を、図2(等価回路図)を用いて説明する。
【0016】図2に示すように、前記メモリセルは、フリップフロップ回路と2個の転送用MISFETQt1及びQt2とで構成されている。フリップフロップ回路は、情報蓄積部を構成する。このメモリセルは、1ビット(bit)の1情報または0情報を記憶する。
【0017】前記2個の転送用MISFETQt1、Qt2の夫々は、フリップフロップ回路の一対の入出力端子の夫々に一方の半導体領域が接続されている。前記転送用MISFETQt1の他方の半導体領域は、相補性データ線のうちの第1データ線DL1に接続されている。また、この転送用MISFETQt1のゲート電極は、ワード線WL1に接続されている。前記転送用MISFETQt2の他方の半導体領域は、相補性データ線のうちの第2データ線DL2に接続されている。また、この転送用MISFETQt2のゲート電極は、ワード線WL1に接続されている。これら2個の転送用MISFEETQt1、Qt2の夫々は、nチャネル型で構成されている。
【0018】前記フリップフロップ回路は、2個の駆動用MISFETQd1、Qd2と、2個の負荷用MISFETQp1、Qp2とで構成されている。前記駆動用MISFETQd1、Qd2の夫々は、nチャネル型で構成されている。前記負荷用MISFETQp1、Qp2の夫々は、pチャネル型で構成されている。つまり、本実施例のSRAMのメモリセルは、完全CMOS(フルCMOS)構造で構成されている。
【0019】前記駆動用MISFETQd1、負荷用MISFETQp1の夫々は、互いのドレイン領域を接続しかつ互いのゲート電極を接続し、CMOSを構成する。同様に、駆動用MISFETQd2、負荷用MISFETQp2の夫々は、互いのドレイン領域を接続しかつ互いのゲート電極を接続し、CMOSを構成する。駆動用MISFETQd1、負荷用MISFETQp1の夫々のドレイン領域(入出力端子)は、転送用MISFETQt1の一方の半導体領域に接続されるとともに、駆動用MISFETQd2、負荷用MISFETQp2の夫々のゲート電極に接続される。駆動用MISFETQd2、負荷用MISFETQp2の夫々のドレイン領域(入出力端子)は、転送用MISFETQt2の一方の半導体領域に接続されるとともに、駆動用MISFETQd1、負荷用MISFETQp1の夫々のゲート電極に接続される。
【0020】駆動用MISFETQd1、Qd2の夫々のソース領域には、基準電圧Vee(例えば−4.5乃至−5.2V)が供給される。一方、負荷用MISFETQp1、Qp2の夫々のソース領域には、動作電圧Vcc(例えば0V)が供給される。
【0021】前記SRAMは、高速動作性、低消費電力性の夫々を満たすために、バイポーラトランジスタと相補型MISFETの夫々から構成されている。すなわち、前記SRAMは、いわゆるBi−CMOSで構成されている。
【0022】前記SRAMの周辺回路を構成するバイポーラトランジスタTr及び相補型MISFETQp,Qnの夫々の構成を、図3(要部断面図)を用いて説明する。なお、メモリセルの図及び素子構造の説明は省略する。
【0023】図3に示すように、前記SRAMは、p-型半導体基板1を主体に構成されている。このp-型半導体基板1の主面上には、エピタキシャル層4が設けられている。これらのp-型半導体基板1及びエピタキシャル層4の夫々は、例えば、単結晶珪素で構成されている。
【0024】前記p-型半導体基板1の主面部及び前記エピタキシャル層4の下部には、埋込み型のn+型半導体領域2及びp+型半導体領域3の夫々が設けられている。前記n+型半導体領域2上の領域には、n-型ウェル領域5が設けられている。前記p+型半導体領域3上の領域には、p-型ウェル領域6が設けられている。
【0025】各素子間は、前記n-型ウェル領域5及びp-型ウェル領域6の夫々の非活性領域の主面部に設けられた素子間分離絶縁膜7で分離されている。
【0026】同図3の左側に示すように、バイポーラトランジスタTrは、主に、エミッタ領域を構成するn型半導体領域14、ベース領域を構成するp型半導体領域9、コレクタ領域を構成するn-型ウェル領域5の夫々から構成される。コレクタ電流は、n+型半導体領域2、コレクタ電位引上げ用のn+型半導体領域8の夫々を介して取り出される。
【0027】同図3の中央に示すように、相補型MISFETのうちのnチャネルMISFETQnは、主に、ゲート絶縁膜10、ゲート電極11、ソース領域及びドレイン領域を構成する一対のn+型半導体領域12の夫々から構成されている。このnチャネルMISFETQnのチャネル領域は、p-型ウェル領域6で構成されている。
【0028】同図3の右側に示すように、相補型MISFETのうちのpチャネルMISFETQpは、主に、ゲート絶縁膜10、ゲート電極11、ソース領域及びドレイン領域を構成する一対のp+型半導体領域13の夫々から構成されている。このpチャネルMISFETQpのチャネル領域は、n-型ウェル領域5で構成されている。
【0029】次に、前記SRAMが備えている静電気破壊保護回路の構成を、図4(等価回路図)を用いて説明する。
【0030】図4に示すように、SRAMの入力側の静電気破壊保護回路25は、入力外部端子(ボンディングパッド)BP、入力初段の回路30の夫々の間に配置される。
【0031】前記入力外部端子BPには、アドレス系信号、制御系信号、入力情報信号等のいずれかが入力される。
【0032】前記入力初段の回路30は、ECL(mitter oupled ogic)回路で構成される。この入力初段の回路30は、バイポーラトランジスタTr1,Tr2,Tr3,Tr4、MISFETQ2,Q3,Q4、抵抗素子R7,R8の夫々から構成されている。前記バイポーラトランジスタTr1,Tr2のコレクタ領域には、動作電圧Vcc(例えば0V)が接続され、エミッタ領域には、夫々、MISFETQ2,Q4のソース領域が接続されている。前記バイポーラトランジスタTr1のベース領域には、静電気破壊保護回路25の出力端子が接続されている。前記バイポーラトランジスタTr2のベース領域には、参照電圧Vrefが接続されている。前記バイポーラトランジスタTr3,Tr4のベース領域には、夫々、前記バイポーラトランジスタTr1,Tr2のエミッタ領域が接続されている。これらのバイポーラトランジスタTr3,Tr4のコレクタ領域には、抵抗素子R7,R8の夫々を介して、動作電圧Vccが接続されている。これらのバイポーラトランジスタTr3,Tr4のエミッタ領域には、MISFETQ3のソース領域が接続されている。これらのバイポーラトランジスタTr3,Tr4の夫々のコレクタ領域には、出力端子Out1,Out2が接続されている。これらの出力端子Out1,Out2の夫々には、SRAMの入力次段の回路が接続される。前記MISFETQ2,Q3,Q4の夫々のドレイン領域には、基準電圧Vee(例えば−4.5乃至−5.2V)に接続されている。これらのMISFETQ2,Q3,Q4の夫々のゲート電極には、ゲート制御電圧Vcgが接続されている。
【0033】前記静電気破壊保護回路25は、ダイオードD1,D2,D3、寄生ダイオードDP1,DP2、抵抗素子R1,R2,R3,R4,R5,R6、寄生抵抗素子RP1,RP2、クランプ用nチャネルMISFETQ1の夫々を主体に構成されている。
【0034】前記静電気破壊保護回路25の入力端子には、ダイオードD1のp型半導体領域、寄生ダイオードDP2のn型半導体領域、抵抗素子R4の一端が夫々接続されている。この静電気破壊保護回路25の出力端子には、クランプ用MISFETQ1のドレイン領域、抵抗素子R6の一端が接続されている。
【0035】前記抵抗素子R4の他端には、抵抗素子R5の一端が接続されている。この抵抗素子R5の他端には、前記抵抗素子R6の他端が接続されている。
【0036】前記ダイオードD1のn型半導体領域には、寄生ダイオードDP1のn型半導体領域、抵抗素子R1の一端が夫々接続されている。この抵抗素子R1の他端には、抵抗素子R2の一端が接続されている。この抵抗素子R2の他端には、動作電圧Vcc、抵抗素子R3の一端が夫々接続されている。この抵抗素子R3の他端には、ダイオードD2のn型半導体領域が接続されている。このダイオードD2のp型半導体領域には、基準電圧Vee、ダイオードD3のp型半導体領域が接続されている。このダイオードD3のn型半導体領域には、前記抵抗素子R6の他端、前記抵抗素子R5の他端が接続されている。
【0037】前記寄生ダイオードDP2のp型半導体領域には、寄生抵抗素子RP2の一端が接続されている。この寄生抵抗素子RP2の他端には、基準電圧Veeが接続されている。
【0038】前記寄生ダイオードDP1のp型半導体領域には、寄生抵抗素子RP1の一端が接続されている。この寄生抵抗素子RP1の他端には、前記寄生抵抗素子RP2の他端、基準電圧Veeが接続されている。
【0039】次に、前記静電気破壊保護回路25の具体的な素子構造を、図1(要部断面図)を用いて説明する。
【0040】図1の上部に示すように、前記入力外部端子(BP)に接続されるダイオードD1は、p+型半導体領域13、n-型ウェル領域5の夫々から構成されている。
【0041】前記ダイオードD1のn型半導体領域に接続される寄生ダイオードDP1は、埋込み型のn+型半導体領域2、p-型半導体基板1の夫々で構成されている。この寄生ダイオードDP1のp型半導体領域に接続される寄生抵抗素子RP1は、p-型半導体基板1で構成されている。このp-型半導体基板1には、基準電圧Veeが接続されている。
【0042】前記入力外部端子(BP)に接続される寄生ダイオードDP2は、埋込み型のn+型半導体領域2、p-型半導体基板1の夫々で構成されている。この寄生ダイオードDP2のp型半導体領域に接続される寄生抵抗素子RP2は、p-型半導体基板1で構成されている。
【0043】前記ダイオードD1のn型半導体領域に接続される抵抗素子R1,R2,R3の夫々は、埋込み型のn+型半導体領域2で構成されている。前記抵抗素子R2,R3の夫々には、n+型半導体領域8を介して、動作電圧Vccが接続されている。前記抵抗素子R1,R2,R3の抵抗値は、例えば、夫々、5Ω,30Ω,5Ω程度である。
【0044】前記抵抗素子R3の他端に接続されるダイオードD2は、p+型半導体領域13、n-ウェル領域5の夫々で構成されている。このダイオードD2のp型半導体領域には、基準電圧Veeが接続されている。
【0045】前記ダイオードD2のp型半導体領域に接続されるダイオードD3は、同図1の中央に示すように、p+型半導体領域13、n-型ウェル領域5の夫々から構成されている。このダイオードD3のp型半導体領域には、基準電圧Veeが接続されている。
【0046】前記抵抗素子R4には、n+型半導体領域8を介して、前記入力端子(BP)が接続されている。この抵抗素子R4は、埋込み型のn+型半導体領域2で構成されている。この抵抗素子R4の他端に接続される抵抗素子R5は、埋込み型のn+型半導体領域2で構成されている。この抵抗素子R5には、n+型半導体領域8を介して、抵抗素子R6が接続されている。これらの抵抗素子R4,R5の抵抗値は、例えば、夫々、144Ω,16Ω程度である。
【0047】前記出力端子に接続される抵抗素子R6は、同図1の下部に示すように、多結晶珪素膜20で構成されている。この多結晶珪素膜20は、第2層目のゲート材形成工程で形成される。なお、本実施例のSRAMは、フルCMOSで構成されているため、4層のゲート材を使用している。
【0048】前記出力端子に接続されるクランプ用MISFETQ1は、主に、ゲート絶縁膜10、ゲート電極11、ソース領域及びドレイン領域を構成する一対のn+型半導体領域12の夫々から構成されている。前記ゲート電極11とソース領域を構成するn+型半領域12の夫々は、短絡されると共に、基準電圧Veeに接続されている。前記ドレイン領域を構成するn+型半導体領域12には、出力端子、前記抵抗素子R6の一端が夫々接続されている。
【0049】このように構成される静電気破壊保護回路の入力端子に、ダイオードの降伏電圧Vbd(約21V)以上の負の過大電流が入力された場合、電流はダイオードD1,D2でクランプされる。この時の発熱箇所は、ダイオードD1,D2直下のpn接合部と、抵抗素子R2,R4の夫々である。つまり、ダイオードD1に接続され、電流が集中する抵抗素子R1での発熱を低減し、抵抗素子R2での発熱を積極的に増大させることができるので、電流集中による素子破壊を防止できる。換言すれば、静電気破壊保護回路の入力端子から出力端子に向って、過大電流を段階的に減位できるので、素子破壊を防止できる。
【0050】また、ダイオードの降伏電圧Vbd以上の正の過大電流が入力された場合、電流はダイオードD2,D3でクランプされる。この時の発熱箇所は、ダイオードD2,D3直下のpn接合部と、抵抗素子R2,R4の夫々である。つまり、ダイオードD2に接続され、電流が集中する抵抗素子R3での発熱を低減し、抵抗素子R2での発熱を積極的に増大させることができるので、電流集中による素子破壊を防止できる。換言すれば、静電気破壊保護回路の入力端子から出力端子に向って、過大電流を段階的に減位できるので、素子破壊を防止できる。ただし、この際のクランプ電圧は、D3のクランプ耐圧すなわちVee+Vbdである。前記図3に示す相補型MISFETQp,Qnの微細化を図り、ゲート絶縁膜10の膜厚が13.5nm程度の場合には、ダイオードD3のクランプ電圧ではゲート絶縁膜10が破壊されるので、前記クランプ用MISFETQ1によって、ゲート絶縁膜10が破壊されない程度まで減位させている。
【0051】基準電圧Veeでクランプした場合、前記抵抗素子R1,R2,R3,R4,R5の夫々の抵抗値が前述の値であれば、発熱量は、夫々、1.5μJ,9.92μJ,1.65μJ,4.33μJ,0.34μJ程度になる。一方、ダイオードD1,D2,D3での発熱量は、夫々、6.38μJ,6.7μJ,1.69μJ程度になる。
【0052】以上、説明したように、本実施例のSRAMは、外部端子(BP)と入力初段の回路30との間の接続経路に直列に接続される抵抗素子R2と、前記接続経路に入力過大電流に対して逆方向に接続されるダイオードD1と、前記接続経路のダイオードD1と抵抗素子R2との間に接続される前記抵抗素子R2より抵抗値が小さい第2の抵抗素子R2とを有する静電気破壊保護回路25を備えている。この構成によれば、静電気破壊保護回路25の抵抗素子R2とダイオードD1の夫々は、第2の抵抗素子R1を介して分散され、入力過大電流による抵抗素子D2、ダイオードD1の夫々の発熱箇所が分散されるので、発熱の集中によるダイオードD1または抵抗素子R2の破壊を防止できる。また、静電気破壊保護回路25の抵抗素子R2の発熱を、積極的に発生させることができる。つまり、静電気破壊保護回路25の発熱集中による破壊を防止し、SRAMの信頼性を向上できる。換言すれば、入力過大電流が、静電気破壊保護回路の外部端子側から入力初段または出力最終段の回路側に向って、段階的に減圧されるので、素子破壊を防止できる。
【0053】以上、本発明を実施例にもとづき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【0054】前記実施例では、SRAMの静電気破壊保護回路に本発明を適用した例を示したが、本発明は、他のメモリセル例えばDRAMのメモリセルを有する半導体集積回路装置、または、論理回路を有する半導体集積回路装置等の静電気破壊保護回路に適用することができる。
【0055】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【0056】静電気破壊保護回路を有する半導体集積回路装置において、信頼性を向上できる。




 

 


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