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発明の名称 半導体装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−163726
公開日 平成6年(1994)6月10日
出願番号 特願平4−308499
出願日 平成4年(1992)11月18日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 長谷川 雅俊 / 尋木 正紀
要約 目的
トランジスタあるいは抵抗等の特性を評価するためのTEGを形成する場合に、配線層のレイアウトを変更することにより、評価の不要な配線層を形成するための工程を省略することによって、作業時間を大幅に削減する。

構成
多層の配線層によって成る半導体装置のうちの任意の導電層4を基準とし、また、上記任意の導電層4を最下層として、該最下層の導電層の上方に位置する配線層5,6のレイアウトにおいて、上記配線層をすべての配線層におけるスルホール8a,8bがレイアウトされている位置まで延在させるとともに、上記最下層の導電層4のレイアウトされている位置の上方の位置にすべての配線層のコンタクトホール7あるいはスルホール8a,8bをレイアウトする。
特許請求の範囲
【請求項1】多層の導電層を有する、抵抗あるいはトランジスタの特性の評価を行うための半導体装置において、任意の導電層を基準とし、該任意の導電層の上方に位置する導電層が該任意の導電層と平面的に重なるよう延在させて形成されてなるとともに、上記任意の導電層と上記導電層との接続孔は層同志が平面的に重なる部分において形成されることを特徴とする半導体装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、開発段階の多層配線を有する特性を評価するための半導体装置に関するもので、特に半導体素子特性を評価するための半導体装置のレイアウト方法に関するものである。
【0002】
【従来の技術】従来、開発段階の半導体装置チップには回路特性あるいは抵抗やトランジスタのようなデバイス特性を評価するためのTest Elementaly Group(以下TEGと記す)がチップ内に構成されている。
【0003】図2に3層の配線層を有するTEGの平面レイアウトの要部概略図を示す。ゲート電極3上にメタル1層配線層4がレイアウトされ、コンタクトホール7が形成されることによって、上記メタル1層配線層4と上記ゲート電極3とが接続されている。さらに、上記メタル1層配線層4と交差してメタル2層配線層5が形成され、スルホール8aが形成されることによって、上記メタル1層配線層5と上記メタル1層配線層4とが接続されている。さらに、上記メタル1層配線層4と並行にメタル3層配線層6が形成され、スルホール8bが形成されることによって上記メタル2層配線層5とメタル3層配線層6とが接続されている。また、上記ゲート電極3の両側にはそれぞれ拡散層2が形成されている。
【0004】図3に3層の配線層を有するTEGの断面構造を模式的に示した図を示す。この図は、図2に記載したTEGのレイアウト図に記載したうちのA1−A2において切断した場合の断面構造の要部概略図である。シリコン(以下Siと記す)基板1上にゲート電極3と基板1内に拡散層2を形成することによってトランジスタを形成する。そして、上記トランジスタ上には、スピンオングラス(以下SOGと記す)等の絶縁膜によって形成される層間絶縁膜9を介してメタル1層配線層4が形成される。コンタクトホール7を介して、上記メタル1層配線層4と上記ゲート電極3とが互いに電気的に接続されている。さらに上記メタル1層配線層4上には上記層間絶縁膜9を介してメタル2層配線層5が形成されており、スルホール8aが形成されることによって、上記メタル2層配線層5と上記メタル1層配線層4とが互いに電気的に接続されている。さらに上記メタル2層配線層5上には、上記層間絶縁膜を介してメタル3層配線層6が形成されており、スルホール8bが形成されることによって、上記メタル2層配線層5と上記メタル3層配線層6とが互いに電気的に接続されている。さらに、上記メタル3層配線層6上には、図示していないがプラズマ窒化シリコン(以下P−SiNと記す)等によって保護膜が形成されることによってTEGが形成される。
【0005】TEGは評価方法の違いにより、回路TEGとデバイスTEGの2種類に分けることが出来る。回路TEGでは、回路特性の評価を行うためには配線層の形成の為の工程の省略ができない。しかし、デバイスTEGにおいて、抵抗、トランジスタ等のデバイス特性の評価を行なうためには、評価の必要の有る配線層のみが必要であって、特に評価の必要の無い配線層は必要とされない。このため、評価の必要のない配線層を形成しなくても、電気的にトランジスタと評価すべき配線層とが接続されていれば、上記評価の必要のない配線層を形成する為の工程を省略することができる。しかし、従来は導電層のレイアウトにおいては必要最小限の配線の太さ、長さにするようにレイアウトを行なっていた。例えば、図3に示したような従来の3層の配線層を有するTEGにおいて上記メタル2層配線層5の形成工程を省略した場合、スルホール8a,8bのレイアウト上、上記メタル1層配線層4とメタル3層配線層6とが電気的に接続されなくなる。また、同様に上記メタル1層配線層4の形成工程を省略した場合もコンタクトホール7,8aのレイアウト上、上記メタル2層配線層5とゲート電極3とが電気的に接続されなくなる。このため、メタル2層配線層あるいはメタル1層配線層の評価が不要と成った場合でも、すべての配線層を形成するための工程を行なわないと、電気的特性の評価を行なうことができない。ここでは、デバイス特性を評価するためのメタル3層配線層を有するTEGについて記載したが、多層の配線層を有するデバイス特性を評価するためのTEGにおいても同様にいずれのの配線層を形成するための工程を省略することはできず、すべての配線層を形成するための工程を行なわなければならない。
【0006】
【発明が解決しようとする課題】本発明は、トランジスタあるいは抵抗等の特性を評価するためのTEGを形成する場合に、配線層のレイアウトを変更することにより、評価の不要な配線層を形成するための工程を省略することによって、作業時間を大幅に削減することを目的とする。
【0007】
【課題を解決するための手段】多層の配線層によって成る半導体装置のうちの任意の導電層を基準とし、また、上記任意の導電層を最下層として、該最下層の導電層の上方に位置する配線層のレイアウトにおいて、上記配線層をすべての配線層におけるスルホールがレイアウトされている位置まで延在させるとともに、上記最下層の導電層のレイアウトされている位置の上方の位置にすべての配線層のコンタクトホールあるいはスルホールをレイアウトする。
【0008】
【作用】評価の必要性に応じて、途中の配線層を形成するための工程を省略し、必要最小限の配線層のみ形成することでTEGの特性評価が行えるため、上記TEGの形成のための作業時間が大幅に低減できる。
【0009】
【実施例】図1(a)に3層の配線層を有し、2層目の配線層を省略できるTEGの平面レイアウト図を、図1(b)に3層の配線層を有し、2層目の配線層を省略できるTEGの断面構造の模式図を示す。平面レイアウト図においては、ゲート電極3の両端に拡散層2が形成されており、上記ゲート電極3上には、コンタクトホール7が形成され、上記ゲート電極3上にレイアウトされたメタル1層配線層4と電気的に接続している。さらに、上記メタル1層配線層4上にスルホール8aが形成され、上記スルホール8aを介して、メタル1層配線層4と垂直方向にレイアウトされたメタル2層配線層5と電気的に接続されている。そして、上記メタル2層配線層5上にスルホール8bが形成され、上記スルホール8bを介して、上記メタル2層配線層5上及び上記メタル1層配線層4と並行してレイアウトされたメタル3層配線層6と電気的に接続されている。次に、図1(b)について説明する。これは、図1(a)の平面レイアウト図において、A1−A2に沿って切断したときの断面構造の模式図である。上記Si基板1表面にゲート電極3がレイアウトされている。そして、従来のように、SOG等による層間絶縁膜9を介してコンタクトホール8a及びメタル2層配線層5が形成されるが、上記メタル2層配線層5を省略するために、メタル3層配線層6における上記メタル2層配線層5と電気的に接続するためのスルホール8bを上記メタル1層配線層4の上方に位置するようにレイアウトする。さらに、上記メタル1層配線層4をメタル3層配線層6のスルホール8bの位置する場所まで延在させる。このようなレイアウト方法を採用することによって、メタル2層配線層5を省略してもメタル1層配線層とメタル3層配線層6は電気的に接続されるようになる。そして、デバイス特性を評価するときの不要な配線工程を積極的に省略し、上記TEGの形成のために要する時間を大幅に低減することができる。本実施例は、配線層が3層の場合について記載したが、特に限定されず、ゲート電極あるいは省略すべき配線層の上下に位置する導電層について上記の様にレイアウトを行なうことによって、評価が不要な配線工程を積極的に省略できる。
【0010】
【発明の効果】必要最小限の配線層のみ形成することでTEGの特性評価が行えるため、上記TEGを形成するための作業時間が大幅に低減できる。




 

 


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