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発明の名称 半導体集積回路装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−151858
公開日 平成6年(1994)5月31日
出願番号 特願平4−301115
出願日 平成4年(1992)11月11日
代理人 【弁理士】
【氏名又は名称】秋田 収喜
発明者 大塚 文雄
要約 目的
MISFETを有する半導体集積回路装置において、前記MISFETの動作速度の高速化を図る。

構成
第1導電型の半導体領域2の主面上に絶縁膜3を介在して形成される真性半導体領域4と、前記真性半導体領域4の主面部に形成され、かつ前記第1導電型の半導体領域と同一導電型で形成される第1導電型のソース領域及びドレイン領域(n型半導体領域8)と、前記真性半導体領域4の主面上に形成されるゲート絶縁膜5と、前記ゲート絶縁膜5上に形成されるゲート電極6とで構成されるMISFETを有する半導体集積回路装置であって、前記第1導電型の半導体領域2と前記真性半導体領域4との間に形成される絶縁膜3の膜厚を前記第1導電型の半導体領域2から真性半導体領域4にトンネル電流が流れる程度の厚さで構成する。
特許請求の範囲
【請求項1】 第1導電型の半導体領域の主面上に絶縁膜を介在して形成される真性半導体領域と、前記真性半導体領域の主面部に形成され、かつ前記第1導電型の半導体領域と同一導電型で形成される第1導電型のソース領域及びドレイン領域と、前記真性半導体領域の主面上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極とで構成されるMISFETを有する半導体集積回路装置であって、前記第1導電型の半導体領域と前記真性半導体領域との間に形成される絶縁膜の膜厚を前記第1導電型の半導体領域から真性半導体領域にトンネル電流が流れる程度の厚さで構成したことを特徴とするMISFETを有する半導体集積回路装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置に関し、特に、MISFET(etal nsulator emiconductor ield ffect ransistor)を有する半導体集積回路装置に適用して有効な技術に関するものである。
【0002】
【従来の技術】半導体集積回路装置に塔載されるMOSFET(etal xide emiconductor ield ffect ransistor)は例えば半導体基板の主面部に構成される。この種のMOSFETは、半導体基板(チャネル形成領域)、ゲート絶縁膜、ゲート電極、ソース領域及びドレイン領域で構成される。
【0003】前記半導体集積回路装置に塔載されるMOSFETは、高速化や集積度を高める目的として微細化の傾向にある。このMOSFETの微細化に伴い、特に、ゲート長寸法がサブミクロンに達するMOSFETにおいては、短チャネル効果の発生を抑えるため、ゲート電極下のチャネル形成領域(基板又はウエル領域)の不純物濃度を高く設定し、ドレイン領域からチャネル形成領域側へ生じる空間電荷の幅を低減している。
【0004】
【発明が解決しようとする課題】本発明者は、前述の半導体集積回路装置に塔載されるMOSFETについて以下の問題点を見出した。
【0005】前記MOSFETは、短チャネル効果の発生を抑えるため、ゲート電極下のチャネル形成領域の不純物濃度を高く設定している。しかしながら、チャネル形成領域の不純物濃度が高くなると、ソース領域からドレイン領域に移動するキャリア(電子又は正孔)の移動速度が不純物散乱によって低下し、MOSFETの動作速度(駆動力)が低下するという問題があった。
【0006】本発明の目的は、MISFETを有する半導体集積回路装置において、前記MISFETの動作速度(駆動力)の高速化を図ることが可能な技術を提供することにある。
【0007】本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【0008】
【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【0009】第1導電型の半導体領域の主面上に絶縁膜を介在して形成される真性半導体領域と、前記真性半導体領域の主面部に形成され、かつ前記第1導電型の半導体領域と同一導電型で形成される第1導電型のソース領域及びドレイン領域と、前記真性半導体領域の主面上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極とで構成されるMISFETを有する半導体集積回路装置であって、前記第1導電型の半導体領域と前記真性半導体領域との間に形成される絶縁膜の膜厚を前記第1導電型の半導体領域から真性半導体領域にトンネル電流が流れる程度の厚さで構成する。
【0010】
【作用】上述した手段によれば、動作時、第1導電型の半導体領域のキャリア(電子又は正孔)が絶縁膜を通してゲート電極下の真性半導体領域に注入されてチャネル領域を形成し、この真性半導体領域のチャネル領域を通してソース領域からドレイン領域にキャリア(電子又は正孔)が移動するので、不純物散乱によるキャリアの移動度の低下を防止でき、MISFETの動作速度(駆動力)の高速化を図ることができる。
【0011】以下、本発明の構成について、MISFETを有する半導体集積回路装置に本発明を適用した実施例とともに説明する。なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【0012】
【実施例】
(実施例1)本発明の実施例1であるMISFETを有する半導体集積回路装置の概略構成を図1(要部断面図)に示す。
【0013】図1に示すように、本実施例の半導体集積回路装置は単結晶珪素からなるp-型半導体基板1で構成される。このp-型半導体基板1は例えば1014〜1015〔atoms/cm3〕程度の不純物濃度で形成される。
【0014】前記p-型半導体基板1の主面部には、例えば1019〜1020〔atoms/cm3〕程度の高い不純物濃度に設定されたn+型ウエル領域2が形成される。n+型ウエル領域2の主面上には絶縁膜3を介在して真性半導体領域4が形成され、この真性半導体領域4の主面部にはnチャネルMISFETQnが構成される。
【0015】前記真性半導体領域4は絶縁膜3を介在してn+型ウエル領域2の主面上に形成される。つまり、真性半導体領域4とn+型ウエル領域2との間には絶縁膜3が形成される。真性半導体領域4は、例えば不純物が導入されていない単結晶珪素膜で形成され、3〜5〔nm〕程度の膜厚で形成される。真性半導体領域4の外周側壁には例えば酸化珪素膜で形成された絶縁膜5Aが形成される。
【0016】前記真性半導体領域4の主面上にはゲート絶縁膜5を介在してゲート電極6が形成される。ゲート絶縁膜5は、例えば熱酸化珪素膜で形成され、5〜10〔nm〕程度の膜厚で形成される。ゲート電極6は例えばn型不純物が導入された多結晶珪素膜で形成される。このゲート電極6のゲート幅方向の側壁には例えば酸化珪素膜で形成されたサイドウォールスペーサ9が形成され、その主面(上面)上には例えば酸化珪素膜で形成された絶縁膜7が形成される。
【0017】前記真性半導体領域4の主面部には、低い不純物濃度に設定された一対のn型半導体領域8が形成される。このn型半導体領域8は、ゲート電極6に対して自己整合で形成され、例えば1017〜1018〔atoms/cm3〕程度の不純物濃度で形成される。前記一対のn型半導体領域8の夫々の主面上には、このn型半導体領域8に比べて高い不純物濃度に設定された一対のn+型半導体領域10の夫々が形成される。この一対のn+型半導体領域10は、例えばn型不純物が導入された多結晶珪素膜で形成され、サイドウォールスペーサ9に対して自己整合で形成される。一対のn+型半導体領域10は例えば1019〜1020〔atoms/cm3〕程度の不純物濃度で形成される。つまり、本実施例のnチャネルMISFETQnは、真性半導体領域(チャネル形成領域)4、ゲート絶縁膜5、ゲート電極6、ソース領域及びドレイン領域である一対のn型半導体領域8及び一対のn+型半導体領域10構成され、ドレイン領域のチャネル形成領域側の一部の領域(n型半導体領域8)がその他の領域(n+型半導体領域10)の不純物濃度に比べて低い不純物濃度に設定された所謂LDD(ightly oped rain)構造で構成される。
【0018】前記絶縁膜3は、トンネル絶縁膜として形成され、n+型ウエル領域2から真性半導体領域4にトンネル電流が流れる程度の膜厚で形成される。絶縁膜3は、例えば3〜5〔nm〕程度の膜厚で形成される。
【0019】このように構成されるMISFETQnは、動作時、ゲート電極6に電圧が印加されると、n+型ウエル領域2のキャリア(電子)が絶縁膜3を通してゲート電極6下の真性半導体領域4に注入され、このゲート電極6下の真性半導体領域4にチャネル領域を形成し、この真性半導体領域4のチャネル領域を通してソース領域からドレイン領域にキャリア(電子)が移動するので、不純物散乱によるキャリアの移動度の低下を防止できる。
【0020】次に、前記MISFETQnを有する半導体集積回路装置の製造方法について、図2乃至図7(各製造工程毎に示す要部断面図)を用いて簡単に説明する。
【0021】まず、単結晶珪素からなるp-型半導体基板1を用意する。
【0022】次に、前記p-型半導体基板1の主面部にn+型ウエル領域2を形成する。
【0023】次に、熱酸化処理を施し、前記n+型半導体領域2の主面上に熱酸化珪素膜を形成する。この後、前記熱酸化珪素膜にパターンニングを施し、n+型半導体領域2の主面上の素子形成領域に絶縁膜(トンネル絶縁膜)3を形成する。
【0024】次に、前記絶縁膜3上を含む基板上の全面に例えばCVD法で多結晶珪素を堆積する。この多結晶珪素膜は不純物が導入されていない所謂ノンドープドポリシリコンで形成される。この後、前記多結晶珪素膜に例えばレーザアニールを施して単結晶化し、図2に示すように、単結晶珪素膜4Aを形成する。
【0025】次に、前記単結晶珪素膜4Aにパターンニングを施し、図3に示すように、絶縁膜3上に真性半導体領域4を形成する。
【0026】次に、熱酸化処理を施し、前記真性半導体領域4の主面上に熱酸化珪素膜で形成されたゲート絶縁膜5を形成する。この時、真性半導体領域4の外周側壁には熱酸化珪素で形成された絶縁膜5Aが形成される。
【0027】次に、前記ゲート絶縁膜5上を含む基板上の全面に例えばCVD法で堆積した多結晶珪素膜6Aを形成する。この多結晶珪素膜6Aには、抵抗値を低減する例えばn型不純物がその堆積中又は堆積後に導入される。この後、図4に示すように、前記多結晶珪素膜6A上の全面に例えばCVD法で堆積した酸化珪素膜7Aを形成する。
【0028】次に、前記酸化珪素膜7A、多結晶珪素膜6Aの夫々に順次パターンニングを施し、ゲート絶縁膜5上にゲート電極6、ゲート電極6上に絶縁膜7の夫々を形成する。
【0029】次に、前記絶縁膜7及びゲート電極6を不純物導入用マスクとして使用し、真性半導体領域4の主面部に例えばイオン打込み法でn型不純物を導入して、図5に示すように、低不純物濃度に設定された一対のn型半導体領域8を形成する。この一対のn型半導体領域8はゲート電極6に対して自己整合で形成される。
【0030】次に、図6に示すように、前記ゲート電極6のゲート幅方向の側壁にサイドウォールスペーサ9を形成する。このサイドウォールスペーサ9は、絶縁膜7上を含む基板上の全面に例えばCVD法で酸化珪素膜を堆積した後、この酸化珪素膜にRIE(eactive on tching)等の異方性エッチングを施すことにより形成される。この工程において、ゲート電極6の外周囲、即ちn型半導体領域8上のゲート絶縁膜5も除去され、n型半導体領域8の表面は露出される。
【0031】次に、前記一対のn型半導体領域8の夫々の主面上に高不純物濃度に設定された一対のn+型半導体領域10の夫々を形成する。n+型半導体領域10は、例えば選択CVD法でn型半導体領域8上に選択的に堆積した多結晶珪素膜で形成される。この多結晶珪素膜には、抵抗値を低減する抵抗値を低減するn型不純物がその堆積中又は堆積後に導入される。n+型半導体領域10は、サイドウォールスペーサ9に対して自己整合で形成される。これにより、図1に示すように、LDD構造のMISFETQnがほぼ完成する。
【0032】このように、n+型ウエル領域2の主面上に絶縁膜3を介在して形成される真性半導体領域4と、前記真性半導体領域4の主面部に形成され、かつ前記n+型ウエル領域2と同一導電型で形成されるn型半導体領域(ソース領域及びドレイン領域)8と、前記真性半導体領域4の主面上に形成されるゲート絶縁膜5と、前記ゲート絶縁膜5上に形成されるゲート電極6とで構成されるMISFETQnを有する半導体集積回路装置であって、前記n+型ウエル領域2と前記真性半導体領域4との間に形成される絶縁膜3の膜厚を前記n+型ウエル領域2から真性半導体領域4にトンネル電流が流れる程度の厚さで構成する。この構成により、動作時、n型ウエル領域2のキャリア(電子)が絶縁膜3を通してゲート電極6下の真性半導体領域4に注入されてチャネル領域を形成し、この真性半導体領域4のチャネル領域を通してソース領域からドレイン領域にキャリア(電子)が移動するので、不純物散乱によるキャリアの移動度の低下を防止でき、MISFETの動作速度(駆動力)の高速化を図ることができる。
【0033】(実施例2)本発明の実施例2であるMISFETを有する半導体集積回路装置の概略構成を図7(要部断面図)に示す。
【0034】図7に示すように、本実施例の半導体集積回路装置は、前述の実施例1と同様に、絶縁膜(トンネル絶縁膜)3上の真性半導体領域4の主面部にnチャネルMISFETQnが構成される。
【0035】前記nチャネルMOSFETQnのソース領域及びドレイン領域である一対のn型半導体領域8下の絶縁膜11は、絶縁膜(トンネル絶縁膜)3の膜厚に比べて厚く形成される。この絶縁膜11は、周知の選択熱酸化法で形成された酸化珪素膜で形成され、例えば10〜20〔nm〕程度の膜厚で形成される。
【0036】このように構成されるMOSFETQnは、前述の実施例と同様に動作速度の高速化を図ることができると共に、ソース領域及びドレイン領域(n型半導体領域8)下の絶縁膜11の膜厚が絶縁膜3に比べて厚く形成されているので、n+型ウエル領域2からソース領域及びドレイン領域にトンネル電流が流れるのを防止し、スタンバイ電流を低減できる。
【0037】以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【0038】例えば、本発明は、nチャネルMISFETを有する半導体集積回路装置にも適用することができる。この場合、ゲート電極下の真性半導体領域には正孔が注入されてチャネル領域を形成する。
【0039】また、本発明は、nチャネルMISFET及びpチャネルMISFETを有する半導体集積回路装置に適用することができる。
【0040】また、本発明は、MISFET及びバイポーラトランジスタを有する半導体集積回路装置に適用することができる。
【0041】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。MISFETを有する半導体集積回路装置において、ソース領域からドレイン領域に移動するキャリアの不純物散乱による移動度の低下を防止し、MISFETの動作速度(駆動力)の高速化を図ることができる。




 

 


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