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発明の名称 半導体集積回路装置及びその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−151751
公開日 平成6年(1994)5月31日
出願番号 特願平4−303542
出願日 平成4年(1992)11月13日
代理人 【弁理士】
【氏名又は名称】大日方 富雄
発明者 白井 宏子 / 杉浦 順
要約 目的
下部電極の表面に絶縁性の自然酸化膜が形成されるのを防ぎ、以て電荷の蓄積容量の増大を可能ならしめる半導体集積回路装置及びその製造方法を提供する。

構成
このDRAM100では、積層形のメモリセルにおいて、多結晶シリコンからなる下部電極1と酸化タンタルからなる容量絶縁膜2との境界部分に、容量絶縁膜2の形成時における下部電極1の酸化を防ぐための酸化保護膜3が介設されている。酸化保護膜3は、半導体基板4上に被着させた金属チタン膜15をアニール処理してチタンシリサイド膜16にし、エッチング処理後さらに窒化してその表面を窒化チタン層17に変えることにより得られる。
特許請求の範囲
【請求項1】 下部電極上に容量絶縁膜が積層され、さらにその上に上部電極が積層されてなる容量素子を有する半導体集積回路装置において、前記下部電極と前記容量絶縁膜との境界部分に、耐酸化性を有する酸化保護膜が介設されていることを特徴とする半導体集積回路装置。
【請求項2】 前記下部電極はシリコンであり、前記酸化保護膜は窒化チタン膜であることを特徴とする請求項1記載の半導体集積回路装置。
【請求項3】 下部電極上に容量絶縁膜が積層され、さらにその上に上部電極が積層されてなる容量素子を有する半導体集積回路装置の前記容量絶縁膜を形成するにあたり、当該容量絶縁膜を積層させる直前に、先ず基板全面に金属チタン膜を被着させた後、アニール処理して金属チタン膜をその下のシリコンと化合させてチタンシリサイド膜にし、次にエッチング処理して金属チタン膜の残存部分を除去してから、窒素雰囲気中で熱処理して少なくともチタンシリサイド膜の表面に窒化チタン層を形成するようにしたことを特徴とする半導体集積回路装置の製造方法。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、半導体技術さらには容量素子を有する半導体集積回路装置に適用して特に有効な技術に関し、例えばDRAM(Dynamic Random Access Memory)のメモリセルにおける容量素子の容量絶縁膜の形成に利用して有用な技術に関する。
【0002】
【従来の技術】近時、例えばDRAMにおいては、記憶容量の増大のために高集積化され、メモリセルのサイズが益々縮小する傾向にある。そのため、情報として蓄えられる電荷の蓄積容量が減り、α線等により発生する少数キャリアの影響を大きく受け、所謂ソフトエラーが生じ易くなる。その対策として、メモリセルの容量素子の上下二層の電極(下部電極と上部電極)間に介設されている容量絶縁膜を、従来使われていた酸化シリコン(SiO2)に代えて、それよりも誘電率の高い誘電体、例えば、酸化タンタル(Ta25)やシリコンオキシナイトライド(SiOxNy、x,yは整数)などで形成し、なお且つ、その厚さをできるだけ薄くすることにより、蓄積容量を増大させるようにしている。これについては、例えば「アイトリプルイ・トランザクション・オン・エレクトロン・デバイシィス(IEEE Transactions on Electron Devices)」Vol.37,1990年,第1939頁〜第1947頁に記載されている。ここで、一般に下部電極は、高濃度に不純物(リン又はヒ素など)を導入させてなる多結晶シリコン、所謂ドープトシリコンで形成されている。また、容量絶縁膜は、例えばCVD(Chemical Vappor Deposition)技術により形成されている。
【0003】
【発明が解決しようとする課題】しかしながら、上述した技術には、次のような問題のあることが本発明者らによってあきらかとされた。すなわち、容量絶縁膜を形成する際に、400℃以上の高温下において酸化タンタル等を気相成長させているため、ドープトシリコン中の不純物の作用により酸化速度が促進されて、下部電極上に5nm以上の自然酸化膜が形成されてしまう。この自然酸化膜、すなわち酸化シリコン膜が容量絶縁膜の一部として振る舞うので、その上に酸化タンタル膜を薄く積層させても上下二層の電極間の距離は大きくなり、容量絶縁膜の厚さが厚くなるという結果をもたらし、蓄積容量が著しく減少するというものである。
【0004】本発明はかかる事情に鑑みてなされたもので、容量絶縁膜の形成時に下部電極の表面に絶縁性の自然酸化膜が形成されるのを防ぎ、以て電荷の蓄積容量の増大を可能ならしめる半導体集積回路装置及びその製造方法を提供することを主たる目的としている。この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述及び添附図面から明らかになるであろう。
【0005】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。すなわち、例えばDRAMのメモリセルの容量素子において、ドープトシリコンからなる下部電極上に高温下におけるCVD技術により容量絶縁膜を積層させる場合に、その容量絶縁膜の形成前に、下部電極の表面を耐酸化性を有する窒化チタン(TiN)などの酸化保護膜で被うようにした。窒化チタン膜は、例えば、下部電極の表面に金属チタン(Ti)を積層させ、その金属チタンを導電性のチタンシリサイド(Ti−Si)に変化させ、さらにその表面を窒化することにより形成する。
【0006】
【作用】上記した手段によれば、容量絶縁膜を形成する際に、ドープトシリコンからなる下部電極の表面が、耐酸化性を有する酸化保護膜で被われているため、下部電極の表面に絶縁性の自然酸化膜が形成されるのを防ぐことができるだけでなく、酸化保護膜として窒化チタンを用いることにより、容量絶縁膜の形成時に万一窒化チタンが酸化されても導電性の酸化チタン(TiO2)が形成されるので、蓄積容量の減少を防ぐことができる。
【0007】
【実施例】
(第1実施例)本発明を蓄積容量と選択用MISFETとからなるメモリセルを有するDRAMに適用した場合の第1実施例を図1乃至図11に示し、以下に説明する。それらのうち、図1はメモリセル部の縦断面図である。図2〜図11はその製造プロセスを段階を追って示した製造途中におけるメモリセル部の縦断面図で、図2にはフィールド絶縁膜を形成した状態、図3には選択用MISFETのゲート電極にサイドウォールを形成した状態、図4には下部電極となるポリシリコン電極部を形成した状態、図5にはその上に金属チタン膜を被着させた状態、図6にはその金属チタン膜の一部をチタンシリサイド膜に変化させた状態、図7には金属チタン膜部分を除去してチタンシリサイド膜部分のみを残した状態、図8にはそのチタンシリサイド膜の表面を酸化保護膜となる窒化チタン層に変化させた状態、図9にはその上に容量絶縁膜となる酸化タンタル層を積層させた状態、図10には上部電極を形成した状態、図11にはその上に積層させた絶縁膜にコンタクトホールを開口させた状態が、夫々示されている。
【0008】この実施例のDRAM100では、図1に示すように、例えば積層形のメモリセルにおいて、多結晶シリコンなどからなる下部電極1とその上の容量絶縁膜2との境界部分に、容量絶縁膜2の形成時における下部電極1の酸化を防ぐための酸化保護膜3が介設されてなるもので、酸化保護膜3は例えば窒化チタンでできている。
【0009】以下に、DRAM100の詳細並びに酸化保護膜3の形成方法の一例を、図2〜図11を参照しながら、その製造プロセスに沿って説明する。先ず、図2に示すように、例えばp-形単結晶シリコンからなる半導体基板4に、パッド酸化膜90及び窒化シリコン等からなる耐熱酸化マスク91をマスクとして、p+形不純物(ホウ素など)を注入してチャネルストッパ領域5を形成する。続いて、熱酸化してフィールド絶縁膜6を形成する。この際、熱酸化と同時にチャネルストッパ領域5の活性化処理が行われる。
【0010】次に、耐熱酸化マスク91及びパッド酸化膜90を除去した後、フィールド絶縁膜6,6間にゲート絶縁膜7を形成する。それから、基板全面にドープトシリコン8(高濃度に不純物を導入させてなる多結晶シリコン)及び酸化シリコン9を順次積層させ、それらの不要な部分を除去してゲート電極10を形成する。このゲート電極10をマスクとして、n形不純物(リンなど)を注入し、活性化処理して、ソース/ドレイン領域となるn-拡散領域11を形成するとともに、ゲート電極10の側面にサイドウォール12を形成する。ここまでの状態が図3に示されている。
【0011】次に、表面に形成した酸化シリコン膜(図には表れていない。)を介して、ゲート電極10及びサイドウォール12をマスクとして、n形不純物(ヒ素など)を注入し、n+形半導体領域13を形成する。そして、その酸化シリコン膜を除去した後に、基板全面にドープトシリコンを積層させ、その不要部分を選択的にエッチングして、下部電極1となるポリシリコン電極部14を形成する。ここまでの状態が図4に示されている。
【0012】次に、図5に示すように、基板全面にCVD技術等により金属チタン膜15を被着させ、アニール処理して、図6に示すように、金属チタン膜15の一部をチタンシリサイド膜16に変化させる。アニール処理の際、金属チタン膜15のうちシリコンと接する部分(具体的には、ドレイン領域となる中央のn+形半導体領域13及びポリシリコン電極部14の上の部分)は、シリコンと化合してチタンシリサイド(チタンとシリコンとの金属間化合物)に変化する一方、酸化シリコンと接する部分(具体的には、フィールド絶縁膜6、ゲート電極10の酸化シリコン9及びサイドウォール12の上の部分)は、金属チタンのままである。
【0013】次に、図7に示すように、残った金属チタン膜15を除去してから、窒素雰囲気中で熱処理することによりチタンシリサイド膜16を窒化して、図8に示すように、その表面に窒化チタン層17(ポリシリコン電極部14の上の部分は酸化保護膜3となる。)を形成する。この時、チタンシリサイド膜16を全て窒化チタンに変えてもよい。窒化チタン層17及びチタンシリサイド膜16は何れも導電性であるため、これらもポリシリコン電極部14とともに下部電極1を形成することになる。
【0014】次に、図9に示すように、全面に、例えばCVD技術等により容量絶縁膜2となる酸化タンタル層18を積層させる。この際、下部電極1の表面が耐酸化性に優れた窒化チタン層17で被われているため、その表面に自然酸化膜が形成されるのが抑えられる。万一、窒化チタン層17が酸化されて酸化チタンが形成されても、酸化チタンは導電性であるので、その酸化チタンも下部電極1の一部となり、蓄積容量を低下させることはない。
【0015】次に、図10に示すように、酸化タンタル層18の上にタングステン(或は、窒化チタンや窒化タンタルや白金など)などからなる導電層を積層させ、この導電層及び酸化タンタル層18の不要な部分を選択的にエッチングして上部電極19及び容量絶縁膜2を形成する。しかる後、図11に示すように、基板全面に絶縁膜であるPSG膜20(フォスフォシリゲートガラス膜)を被着させ、ドレイン領域21上の部分を選択的に除去して、コンタクトホール22を形成する。
【0016】最後に、基板全面に例えばアルミニウム膜を形成し、その不要部分を選択的にエッチングしてアルミニウム配線23を形成すれば、図1に示されたDRAM100が得られることになる。この際、ドレイン領域21には、窒化チタン層17及びチタンシリサイド膜16を介して、アルミニウム配線23が電気的に接触している。この窒化チタン層17がバリア層として作用するため、アルミニウムとシリコンとの相互反応により引き起こされるアルミニウムのスパイクによるドレイン領域21の突き抜け故障を防ぐことができる。
【0017】コンタクトホール22の形成時に、ドレイン領域21上の窒化チタン層17及びチタンシリサイド膜16をも除去する場合には、ドレイン領域21を形成するn+形半導体領域13がオーバーエッチングされて除去されることがある。この場合には、PSG膜20をマスクにして、コンタクトホール22から再びn形不純物を注入し、活性化処理を行うことによりドレイン領域を形成する。なお、図1では最上層に被着される保護膜を省略して示した。
【0018】(第2実施例)本発明を適用したDRAMの第2実施例を、その製造途中における上部電極を形成した状態のメモリセル部の縦断面図を図12に示し、以下に説明する。
【0019】この実施例のDRAM200は、プレーナ形のメモリセルの一例で、第1実施例と同様に、下部電極1とその上の酸化タンタル層18からなる容量絶縁膜2との境界部分に、窒化チタン層17からなる酸化保護膜3が介設されてなるものである。第2実施例では、下部電極1は窒化チタン層17及びチタンシリサイド膜16(チタンシリサイド膜16を全部窒化チタンに変えた場合には窒化チタン層17のみ)から形成されている。
【0020】酸化保護膜3の形成に付いては、上記第1実施例と略同様であるのでその概要のみを簡略に説明する。先ず、半導体基板4にフィールド絶縁膜6及びゲート絶縁膜7を形成してから、ドープトシリコン8及び酸化シリコン9からなるゲート電極10を形成する。その後、順次n-拡散領域11、サイドウォール12及びn+形半導体領域13を形成する。次に、その上に被着させた金属チタン膜の一部をチタンシリサイド膜16に変化させ、エッチング処理後その表面をさらに窒化チタン層17に変えて酸化保護膜3を形成する。しかる後、上部電極19及び容量絶縁膜2を形成する。
【0021】(第3実施例)本発明を適用したDRAMの第3実施例を図13及び図14に示し、以下に説明する。それらのうち、図13は製造途中における上部電極を形成した状態のメモリセル部の縦断面図、図14はその変形例の縦断面図である。
【0022】この実施例のDRAM300は、図13に示すように、溝形のメモリセルの一例で、第1実施例と同様に、溝30に沿って形成された下部電極1とその上の酸化タンタル層18からなる容量絶縁膜2との境界部分に、窒化チタン層17からなる酸化保護膜3が介設されてなるものである。この場合、下部電極1は、同図のように、窒化チタン層17、チタンシリサイド膜16及びポリシリコン電極部14(チタンシリサイド膜16を全部窒化チタンに変えた場合には窒化チタン層17及びポリシリコン電極部14)から形成されていてもよいし、変形例のDRAM400のように、窒化チタン層17及びチタンシリサイド膜16(チタンシリサイド膜16を全部窒化チタンに変えた場合には窒化チタン層17のみ)から形成されていてもよい。
【0023】なお、DRAM400の方が、溝30を形成する際にその幅が狭くて済むため、高集積化に適している。この場合、ポリシリコン電極部14の代わりにn+形半導体領域13を溝30を囲むように形成してもよい。
【0024】酸化保護膜3の形成に付いては、上記第1実施例と略同様であるのでその概要のみを簡略に説明する。先ず、半導体基板4に溝30を形成するとともに、フィールド絶縁膜6及びゲート絶縁膜7を形成し、ドープトシリコン8及び酸化シリコン9からなるゲート電極10を形成する。その後、順次n-拡散領域11、サイドウォール12及びn+形半導体領域13を形成する。次に、その上に被着させた金属チタン膜の一部をチタンシリサイド膜16に変化させ、エッチング処理後その表面をさらに窒化チタン層17に変えて酸化保護膜3を形成する。しかる後、上部電極19及び容量絶縁膜2を形成する。
【0025】以上、詳述したように、第1〜第3実施例によれば、下部電極1の表面が耐酸化性を有する酸化保護膜3で被われているため、その上に容量絶縁膜2を形成する際に、下部電極1の表面に絶縁性の自然酸化膜が形成されるのを防ぐことができるので、容量絶縁膜2の厚さを精度良く制御することができ、設計値通りの電荷の蓄積容量が得られるとともに、容量絶縁膜2の厚さを薄くすることが可能となり、蓄積容量の減少を防ぐことができるだけでなく、さらにはその増大を図ることも可能となる。
【0026】以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施例においては、チタンシリサイド膜16は金属チタン膜15をアニール処理してシリコンと化合させることにより形成されるとしたが、これに限定されるものではなく、例えばCVD技術やスパッタリング技術などにより基板全面にチタンシリサイドを積層させ、その不要な部分を除去することにより形成されるようにしてもよい。また、容量絶縁膜2は酸化タンタルに限らず、酸化シリコン(SiO2)とシリコンナイトライド(Si34)の2層、シリコンオキシナイトライド(SiOxNy)、酸化ハフニウム(HfO2)、酸化ジルコニウム(ZrO2)、チタン酸ストロンチウム(SrTiO3)、チタン酸バリウム(BaTiO3)等の高誘電率材料で形成されていてもよいのはいうまでもない。さらに、酸化保護膜3は窒化チタンに限らず、少なくとも耐酸化性を有するような性質のものであればよく、万一酸化された場合を考慮して、望ましくはその酸化物が導電性を有するような性質のものであればなおよい。
【0027】以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるDRAMのメモリセルに適用した場合について説明したが、この発明はそれに限定されるものではなく、容量素子を必要とする半導体装置全てに利用することができる。
【0028】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、容量絶縁膜を形成する際に、下部電極の表面に絶縁性の自然酸化膜が形成されるのを防ぐことができるので、容量絶縁膜の厚さを精度良く制御することができ、設計値通りの電荷の蓄積容量が得られるとともに、小さな面積で容量値の大きな素子が得られ、DRAMの蓄積容量に適用すればDRAMの高集積化が可能になる。




 

 


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