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発明の名称 半導体集積回路装置
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−151716
公開日 平成6年(1994)5月31日
出願番号 特願平4−301116
出願日 平成4年(1992)11月11日
代理人 【弁理士】
【氏名又は名称】秋田 収喜
発明者 迫村 茂俊
要約 目的
静電気破壊防止回路Cpを備えた半導体集積回路装置において、前記静電破壊防止回路Cpの保護抵抗素子Rと第1半導体領域との間の絶縁膜の静電耐圧を高め、この絶縁膜の絶縁破壊を防止する。

構成
一端側が外部端子BPに電気的に接続され、他端側が入力初段回路Cin又は出力最終段回路に電気的に接続され、かつ第1半導体領域(例えばp型半導体基板1)の主面上に絶縁膜(例えば素子分離絶縁膜5及び層間絶縁膜10)を介在して配置される保護抵抗素子Rを有する静電気破壊防止回路Cpを備えた半導体集積回路装置において、前記保護抵抗素子R下の第1半導体領域の主面部にこの第1半導体領域に対して反対導型の第2半導体領域(例えばn型ウエル領域4)を設ける。前記第2半導体領域は、前記保護抵抗素子Rに電気的に接続される。
特許請求の範囲
【請求項1】 一端側が外部端子に電気的に接続され、他端側が入力初段回路又は出力最終段回路に電気的に接続され、かつ第1半導体領域の主面上に絶縁膜を介在して配置される保護抵抗素子を有する静電気破壊防止回路を備えた半導体集積回路装置において、前記保護抵抗素子下の第1半導体領域の主面部にこの第1半導体領域に対して反対導電型の第2半導体領域を設けたことを特徴とする半導体集積回路装置。
【請求項2】 前記第2半導体領域は、前記保護抵抗素子に電気的に接続されることを特徴とする請求項1に記載の半導体集積回路装置。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置に関し、特に、静電気破壊防止回路を備えた半導体集積回路装置に適用して有効な技術に関するものである。
【0002】
【従来の技術】DRAM(ynamic andom ccess emory)、SRAM(tatic andom ccess emory)、論理LSI等の半導体集積回路装置には、人為的取り扱いや組立プロセス中に人体、パッケージ若しくはデバイスに帯電された過大な静電気が外部端子(ボンディングパッド)を通して入力初段回路にサージ電流として流れ込む所謂静電気破壊を防止する目的で静電気破壊防止回路が配置される。静電気破壊は、例えば外部端子に入力初段回路のMOSFETのゲート電極が電気的に接続される場合、このMOSFETのゲート絶縁膜が破壊される現象である。
【0003】前記静電気破壊防止回路は外部端子と入力初段回路との間の結線経路に挿入される。この静電気破壊防止回路は、一般的にサージ電流をなまらせる保護抵抗素子及びサージ電流をクランプするクランプ用MOSFETを主体に構成される。保護抵抗素子の一端側は外部端子に電気的に接続され、他端側は入力初段回路例えばMOSFETのゲート電極に電気的に接続される。クランプ用MOSFETは、ドレイン領域が結線経路に電気的に接続され、ゲート電極、ソース領域の夫々が固定電位(接地電位)に電気的に接続される。
【0004】前記保護抵抗素子は、半導体基板(第1半導体領域)の主面上に絶縁膜を介在して配置され、例えば多結晶珪素膜で形成される所謂ポリシリコン抵抗で構成される。
【0005】なお、前記半導体集積回路装置に塔載される一般的な静電気破壊防止回路については、例えば特開昭58−14562号公報に記載されている。
【0006】
【発明が解決しようとする課題】本発明者は、前述の半導体集積回路装置に塔載される静電気破壊防止回路について以下の問題点を見出した。
【0007】前記半導体集積回路装置に塔載される静電気破壊防止回路において、過大な静電気が外部端子に印加された場合、保護抵抗素子の抵抗値が小さいと、クランプ用MOSFETに過大なサージ電流が流れ込み、クランプ用MOSFETのゲート絶縁膜又はドレイン領域が破壊する。そこで、クランプ用MOSFETに流れ込むサージ電流を抑えるために保護抵抗素子の抵抗値を大きくすると、保護抵抗素子と半導体基板(第1半導体領域)との間の絶縁膜に加わる電圧が高くなり、この絶縁膜が絶縁破壊するという問題があった。
【0008】本発明の目的は、静電気破壊防止回路を備えた半導体集積回路装置において、前記静電気破壊防止回路の保護抵抗素子と第1半導体領域との間の絶縁膜の静電耐圧を高め、この絶縁膜の絶縁破壊を防止することが可能な技術を提供することにある。
【0009】本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【0010】
【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【0011】(1)一端側が外部端子に電気的に接続され、他端側が入力初段回路又は出力最終段回路に電気的に接続され、かつ第1半導体領域の主面上に絶縁膜を介在して配置される保護抵抗素子を有する静電気破壊防止回路を備えた半導体集積回路装置において、前記保護抵抗素子下の第1半導体領域の主面部にこの第1半導体領域に対して反対導電型の第2半導体領域を設ける。
【0012】(2)前記第2半導体領域は前記保護抵抗素子に電気的に接続される。
【0013】
【作用】上述した手段(1)によれば、外部端子に正の静電気が印加された場合、保護抵抗素子−第2半導体領域間に存在する寄生容量と、第2半導体領域−第1半導体領域間に存在する接合容量とで決まる電圧まで第2半導体領域の電位が上昇し、保護抵抗素子と第1半導体領域との間の絶縁膜に加わる電圧を低減できるので、前記絶縁膜の静電耐圧を高めることができる。また、外部端子に負の静電気が印加された場合、保護抵抗素子−第2半導体領域間に存在する寄生容量と、前記第2半導体領域−第1半導体領域間に存在する接合容量とで決まる電圧まで第2半導体領域の電位が下降し、保護抵抗素子と第1半導体領域との間の絶縁膜に加わる電圧を低減できるので、前記絶縁膜の静電耐圧を高めることができる。この結果、保護抵抗素子と第1半導体領域との間の絶縁膜の絶縁破壊を防止することができる。
【0014】上述した手段(2)によれば、保護抵抗素子と第1半導体領域との間の絶縁膜に加わる電圧が、保護抵抗素子−第2半導体領域間と第2半導体領域−第1半導体領域間とに分圧されるので、前記絶縁膜の静電耐圧を更に高めることができる。この結果、保護抵抗素子と第1半導体領域との間の絶縁膜の絶縁破壊を防止することができる。
【0015】以下、本発明の構成について、静電気破壊防止回路を備えた半導体集積回路装置に本発明を適用した実施例とともに説明する。
【0016】なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【0017】
【実施例】
(実施例1)本発明の実施例1である半導体集積回路装置に塔載される静電気破壊防止回路の構成を図2(等価回路図)に示す。
【0018】図2に示すように、半導体集積回路装置に塔載される静電気破壊防止回路Cpは、外部端子(ボンディングパッド)BPと入力初段回路Cinとの間の結線経路に挿入される。
【0019】前記入力初段回路Cinは、図示していないが、例えばnチャネルMOSFET及びpチャネルMOSFETで構成されるCMOSインバータ回路で構成される。nチャネルMOSFETのソース領域は基準電圧Vssに接続され、pチャネルMOSFETのソース領域は高い電源電圧Vccに接続される。nチャネルMOSFET、pチャネルMOSFETの夫々のゲート電極は、静電気破壊防止回路Cpを介して外部端子BPに接続される。
【0020】前記静電気破壊防止回路Cpは、保護抵抗素子R及びクランプ用MOSFETQkを主体に構成される。
【0021】前記保護抵抗素子Rは、一端側が外部端子BPに接続され、他端側が入力初段回路Cinに接続される(前記結線経路に直列に接続される)。保護抵抗素子Rは外部端子BPに入力されるサージ電流をなまらせる作用がある。
【0022】前記クランプ用MOSFETQkは、保護抵抗素子Rと入力初段回路Cinとの間に配置され、前記結線経路にドレイン領域が接続され、ゲート電極及びソース領域が基準電圧Vssに接続される。クランプ用MOSFETQkは入力初段回路Cinに伝わるサージ電圧をクランプする作用がある。
【0023】次に、前記半導体集積回路装置に塔載される静電気破壊防止回路Cpの具体的な構造について、図1(要部断面図)を用いて説明する。
【0024】図1に示すように、半導体集積回路装置は単結晶珪素からなるp-型半導体基板(第1半導体領域)1を主体に構成される。このp-型半導体基板1は例えば1015〜1016〔atoms/cm3〕程度の不純物濃度で形成される。p-型半導体基板1の主面上には素子分離絶縁膜5が形成される。
【0025】前記p-型半導体基板1の周辺領域において、素子分離絶縁膜5で周囲を囲まれたp-型半導体基板1の主面部にはクランプ用MOSFETQkが構成される。つまり、クランプ用MOSFETQkは、p-型半導体基板(チャネル形成領域)1、ゲート絶縁膜6、ゲート電極7、ソース領域及びドレイン領域である一対のn+型半導体領域8で構成される。一対のn+型半導体領域8は、例えば1020〜1021〔atoms/cm3〕程度の不純物濃度で形成される。
【0026】前記ソース領域であるn+型半導体領域8には、層間絶縁膜10に形成された接続孔10aを通して配線11の一端側が電気的に接続される。この配線11の他端側は基準電圧Vssに接続される。配線11は例えば多結晶珪素膜で形成される。この多結晶珪素膜には抵抗値を低減するn型不純物例えばP(又はAs)が導入される。層間絶縁膜10は、素子分離絶縁膜5上に形成され、ゲート電極7と配線11とを絶縁分離している。この層間絶縁膜10は例えば酸化珪素膜で形成される。
【0027】前記ゲート電極7には、層間絶縁膜10及び層間絶縁膜12に形成された接続孔13を通して配線14の一端側が電気的に接続される。この配線14の他端側は基準電圧Vssに接続される。配線14は例えばアルミニウム膜又はアルミニウム合金膜で形成される。層間絶縁膜12は、例えば酸化珪素膜で形成され、配線14と配線11とを絶縁分離している。
【0028】前記ドレイン領域であるn+型半導体領域8には、層間絶縁膜10に形成された接続孔10bを通して保護抵抗素子Rの他端側が電気的に接続される。この保護抵抗素子Rは例えば配線11で形成される所謂ポリシリコン抵抗で構成される。つまり、保護抵抗素子Rは素子分離絶縁膜5上に層間絶縁膜10を介在して配置される。
【0029】前記保護抵抗素子Rの一端側には、層間絶縁膜12及び層間絶縁膜15に形成された接続孔16を通して配線17の他端側が電気的に接続される。この配線17の一端側は、この配線17と一体に形成された外部端子BPに電気的に接続される。配線17は、前記配線14と同様に、例えばアルミニウム膜又はアルミニウム合金膜で形成される。層間絶縁膜15は、例えば酸化珪素膜で形成され、配線17と配線14とを絶縁分離している。
【0030】前記保護抵抗素子R下のp-型半導体基板(第1半導体領域)1の主面部には、このp-型半導体基板1に対して反対導電型のn型ウエル領域(第2半導体領域)4が形成される。つまり、n型ウエル領域4上には、素子分離絶縁膜5及び層間絶縁膜10を介在して保護抵抗素子Rが配置される。このn型ウエル領域4は、p-型半導体基板1に比ベて高い例えば1016〜1017〔atoms/cm3〕程度の不純物濃度で形成され、p-型半導体基板1とでpn接合部を形成する。このように、保護抵抗素子R下のp-型半導体基板1の主面部にn型ウエル領域4を形成することにより、外部端子BPに正の静電気が印加された場合、保護抵抗素子R−n型ウエル領域(第2半導体領域)4間に存在する寄生容量と、n型ウエル領域(第2半導体領域)4−p-型半導体基板(第1半導体領域)1間に存在する接合容量とで決まる電圧までn型ウエル領域4の電位が上昇し、保護抵抗素子Rとp-型半導体基板1との間の絶縁膜(素子分離絶縁膜5及び層間絶縁膜10)に加わる電圧を低減できるので、この絶縁膜の静電耐圧を高めることができる。
【0031】また、外部端子BPに負の静電気が印加された場合、n型ウエル領域4とp-型半導体基板1との間のpn接合部(ダイオード)は順バイアスとなるが、静電気は高速現象であり、n型ウエル領域4の抵抗率は高いので、n型ウエル領域4の表面の電位は下降する。つまり、保護抵抗素子R−n型ウエル領域(第2半導体領域)4間に存在する寄生容量と、n型ウエル領域(第2半導体領域)4−p-型半導体基板(第1半導体領域)1間に存在する接合容量とで決まる電圧までn型ウエル領域4の電位が下降し、保護抵抗素子Rとp-型半導体基板1との間の絶縁膜(素子分離絶縁膜5及び層間絶縁膜10)に加わる電圧を低減できるので、この絶縁膜の静電耐圧を高めることができる。この結果、保護抵抗素子Rとp-型半導体基板(第1半導体領域)1との間の絶縁膜の絶縁破壊を防止できる。
【0032】なお、保護抵抗素子Rの他端側は、図3(要部断面図)に示すように、配線14を介在してクランプ用MOSFETQkのドレイン領域であるn+型半導体領域8に接続された配線11に接続してもよい。この場合、保護抵抗素子Rの他端側には、層間絶縁膜12に形成された接続孔12aを通して配線14の一端側が接続され、ドレイン領域であるn+型半導体領域8に接続された配線11には、層間絶縁膜12に形成された接続孔12bを通して配線14の他端側が接続される。
【0033】また、保護抵抗素子Rは例えばW膜、Wシリサイド膜で形成してもよい。このように、本実施例によれば以下の効果が得られる。一端側が外部端子BPに電気的に接続され、他端側が入力初段回路Cinに電気的に接続され、かつp-型半導体基板1の主面上に絶縁膜(素子分離絶縁膜5及び層間絶縁膜10)を介在して配置される保護抵抗素子Rを有する静電気破壊防止回路Cpを備えた半導体集積回路装置において、静電気破壊防止回路Cpの保護抵抗素子Rとp-型半導体基板(第1半導体領域)1との間の絶縁膜の静電耐圧を高め、この絶縁膜の絶縁破壊を防止できる。
【0034】(実施例2)本発明の実施例2である半導体集積回路装置に塔載される静電気破壊防止回路の構成を図4(要部断面図)に示す。
【0035】図4に示すように、半導体集積回路装置に塔載される静電気破壊防止回路Cpは、前述の実施例1と同様に、外部端子(ボンディングパッド)BPと入力初段回路Cinとの間の結線経路に挿入される。
【0036】前記静電気破壊防止回路Cpは、p-型半導体基板1の周辺領域において、p-型半導体基板1の主面部に構成されるクランプ用MOSFETQk及び素子分離絶縁膜5上に層間絶縁膜10を介在して配置される保護抵抗素子Rを主体に構成される。保護抵抗素子R下のp-型半導体基板(第1半導体領域)1の主面部には、前述の実施例1と同様にn型ウエル領域(第2半導体領域)4が形成される。
【0037】前記ウエル領域4の主面部には、保護抵抗素子Rとのオーミック接続を目的としてn+型半導体領域8が形成される。n+型半導体領域8には、層間絶縁膜10に形成された接続孔10cを通して保護抵抗素子Rが電気的に接続される。このn+型半導体領域8は、前述のソース領域及びドレイン領域である一対のn+型半導体領域8と同一工程で形成される。保護抵抗素子Rは、ほぼ中央領域においてn+型半導体領域8に接続される。つまり、n型ウエル領域4は保護抵抗素子Rに電気的に接続される。このように、n型ウエル領域(第2半導体領域)4に保護抵抗素子Rを電気的に接続することにより、保護抵抗素子Rとp-型半導体領域1との間の絶縁膜(素子分離絶縁膜5及び層間絶縁膜10)に加わる電圧が、保護抵抗素子R−n型ウエル領域(第2半導体領域)4間とn型ウエル領域4−p-型半導体基板(第1半導体領域)1間とに分圧されるので、前記絶縁膜の静電耐圧を更に高めることができる。
【0038】また、保護抵抗素子Rの中央部でn型ウエル領域4に接続することにより、n型ウエル領域4の電位が約1/2まで上昇するので、前記絶縁膜に加わる電圧をほぼ1/2にできる。
【0039】なお、n型ウエル領域4と保護抵抗素子Rとの電気的な接続は、図5(要部断面図)に示すように、n型ウエル領域4の一部をクランプ用MOSFETQkのドレイン領域であるn+型半導体領域8に接続してもよい。この場合、n型ウエル領域4は、n+型半導体領域8及び配線11を介在して保護抵抗素子Rに接続される。
【0040】また、図6(要部断面図)に示すように、n型ウエル領域4と保護抵抗素子Rとの電気的な接続を複数箇所で行うことにより、保護抵抗素子Rに生じる電位勾配とほぼ同様にn型ウエル領域4の表面の電位が変化するので、更に絶縁膜の静電耐圧を高めることができる。
【0041】このように、本実施例によれば、静電気破壊防止回路Cpの保護抵抗素子Rとp-型半導体基板(第1半導体領域)1との間の絶縁膜(素子分離絶縁膜5及び層間絶縁膜10)の静電耐圧を更に高め、この絶縁膜の絶縁破壊を防止できる。
【0042】(実施例3)本発明の実施例3である半導体集積回路装置に塔載される静電気破壊防止回路の構成を図7(要部断面図)に示す。
【0043】図7に示すように、半導体集積回路装置に塔載される静電気破壊防止回路Cpは、前述の実施例2と同様に、外部端子(ボンディングパッド)BPと入力初段回路Cinとの間の結線経路に挿入される。静電気破壊防止回路Cpは、保護抵抗素子R及びクランプ用MOSFETQkを主体に構成される。
【0044】前記クランプ用MOSFETQkは、n-型半導体基板2の周辺領域において、n-型半導体基板2の主面部に形成されたp型ウエル領域(第1半導体領域)3の主面部に構成される。前記保護抵抗素子Rは、p型ウエル領域3の主面上に子分離絶縁膜5及び層間絶縁膜10を介在して配置される。保護抵抗素子R下のp型ウエル領域3の主面部にはn型ウエル領域(第2半導体領域)4が形成される。このn型ウエル領域4の主面部には、保護抵抗素子Rとのオーミック接続を目的としてn+型半導体領域8が形成される。つまり、n型ウエル領域4は、前述の実施例2と同様に、保護抵抗素子Rに電気的に接続される。このように、n-型半導体基板1の主面部にp型ウエル領域(第1半導体領域)3を形成し、保護抵抗素子R下のp型ウエル領域3の主面部にn型ウエル領域4を形成し、このn型ウエル領域4に保護抵抗素子Rを電気的に接続することにより、本実施例の静電気破壊防止回路Cpは、前述の実施例2と同様の効果が得られる。
【0045】なお、図8(要部断面図)に示すように、静電気破壊防止回路Cpは、保護抵抗素子R下のp-型半導体基板1の主面部にn型ウエル領域(第1半導体領域)4を形成し、このn型ウエル領域4の主面部にp型ウエル領域(第2半導体領域)3を形成し、p型ウエル領域3に保護抵抗素子Rを電気的に接続してもよい。この場合、p型ウエル領域3の主面部には、保護抵抗素子Rとのオーミック接続を目的としてp+型半導体領域9が形成される。
【0046】以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【0047】例えば、本発明は、半導体集積回路装置の出力最終回路例えばCMOSインバータ回路(MOSFETのドレイン領域)と外部端子との結線経路に保護抵抗素子を挿入する静電気破壊防止回路に適用できる。
【0048】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【0049】静電気破壊防止回路を備えた半導体集積回路装置において、前記静電気破壊防止回路の保護抵抗素子と半導体基板との間の絶縁膜の静電耐圧を高め、この絶縁膜の絶縁破壊を防止できる。




 

 


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