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発明の名称 半導体集積回路装置およびその製造方法
発行国 日本国特許庁(JP)
公報種別 公開特許公報(A)
公開番号 特開平6−151591
公開日 平成6年(1994)5月31日
出願番号 特願平4−302053
出願日 平成4年(1992)11月12日
代理人 【弁理士】
【氏名又は名称】小川 勝男
発明者 宇佐美 光雄 / 上原 敬二郎
要約 目的
マイクロクラックの発生のない、高精度で、シンプルな加工法および欠陥が無く、多機能で信頼性の高い半導体集積回路装置を提供する。

構成
半導体集積回路から成るマクロセルを複数個SOI(Silicon OnInsulator)ウエハの半導体層に形成し、素子分離用の絶縁膜およびウエハ内に設けられた絶縁膜をウェットエッチングすることにより、不要のマクロセルを除去し、別途作製した所望のマクロセルを除去したマクロセル領域内に貼付ける。
特許請求の範囲
【請求項1】表面の一方が鏡面の半導体基板と、該半導体基板の鏡面側の全表面上に設けられた絶縁膜と、該絶縁膜上に設けられた単結晶半導体からなるチップ領域と、該チップ領域内に設けられ、該半導体基板上で形成されたマクロセルと該半導体基板とは異なる半導体基板上で形成されたマクロセルとを備えたことを特徴とする半導体集積回路装置。
【請求項2】上記半導体基板は、シリコン単結晶からなることを特徴とする半導体集積回路装置。
【請求項3】上記絶縁膜は、二酸化シリコンであることを特徴とする請求項1又は2記載の半導体集積回路装置。
【請求項4】上記マクロセルは、中央部にセル内回路領域と、該セル内回路領域の周囲に該セル内回路の良不良をテストするテスト回路とを備えることを特徴とする請求項1乃至3記載の半導体集積回路装置。
【請求項5】上記テスト回路は、上記セル内回路に接続されたシフトレジスタ回路と該シフトレジスタに接続されたテストパッドとを有することを特徴とする請求項4記載の半導体集積回路装置。
【請求項6】上記セル内回路は、ゲートアレイであることを特徴とする請求項4記載の半導体集積回路装置。
【請求項7】上記セル内回路は、SRAMやアナログ回路であることを特徴とする請求項4記載の半導体集積回路装置。
【請求項8】上記半導体基板上で形成されたマクロセルと上記半導体基板とは異なる半導体基板上で形成されたマクロセルとは異種半導体層内に形成されていることを特徴とする請求項1乃至3記載の半導体集積回路装置。
【請求項9】上記半導体上で形成されたマクロセルはCMOS回路からなるRISCを含み、上記半導体基板とは異なる半導体基板上で形成されたマクロセルはOEICを含むことを特徴とする請求項8記載の半導体集積回路装置。
【請求項10】上記チップは、メモリセル部,該メモリセル部のメモリセルのアドレスを制御するアドレス制御部,該メモリセルに対してデータの入出力を行うデータ入出力部を構成するマクロセルを備えることを特徴とする請求項1乃至3記載の半導体集積回路装置。
【請求項11】第一の絶縁膜上に半導体層を有するSOI基板の該半導体層の所定の領域に、該第一の絶縁膜と実質的に同一のエッチング速度を有し該第一の絶縁膜に達する第二の絶縁膜を備えた集積回路素子と該集積回路素子の良不良をテストするテスト回路とを備えたマクロセルを複数個備えたチップを形成する工程と、他のマクロセルと互いに電気的に独立した第一次配線を該マクロセル内に形成する工程と、該テスト回路を用いて該集積回路素子の良不良を検査する工程と、該検査で見出された不良マクロセルの周囲に該第一の絶縁膜に達する溝を形成する工程と、該溝を有する該SOI基板上に該第一及び第二の絶縁膜とエッチング速度の異なる保護膜を形成する工程と、該溝上の該保護膜は覆い該不良マクロセル上の該保護膜を露出する工程と、露出した該保護膜をエッチングする工程と、該第一と第二の絶縁膜をエッチングして該不良マクロセルを該SOI基板上から除去する工程と、該保護膜を除去する工程と、該不良マクロセルの存在した位置に良品のマクロセルを埋め込み固定する工程と、該溝及び第一次配線層を有する該SOI基板上に第三の絶縁膜を形成して表面を平坦化する工程と、該第三の絶縁膜の所定の位置に開口部を形成する工程と、該開口部を有する該SOI基板上に各マクロセル間にまたがる第二次配線を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項12】上記SOI基板の第一の絶縁膜下部の基板はシリコンであり、上記第一及び第二の絶縁膜は二酸化シリコンからなることを特徴とする請求項11記載の半導体集積回路装置の製造方法。
【請求項13】上記保護膜は、シリコンナイトライド又はポリシリコンからなることを特徴とする請求項11又は12記載の半導体集積回路装置の製造方法。
【請求項14】上記第一及び第二の絶縁膜のエッチングは、弗化水素酸を用いて行うことを特徴とする請求項12又は13記載の半導体集積回路装置の製造方法。
【請求項15】上記集積回路素子は、ゲートアレイであることを特徴とする請求項11乃至14記載の半導体集積回路装置の製造方法。
【請求項16】上記集積回路素子は、SRAMやアナログ回路であることを特徴とする請求項11乃至14記載の半導体集積回路装置の製造方法。
【請求項17】上記半導体集積回路素子は、互いに異なる回路を有する素子であることを特徴とする請求項11乃至14記載の半導体集積回路装置の製造方法。
【請求項18】上記良品のマクロセルは、ゾルゲルまたは水蒸気によるシラノール基を利用して固定することを特徴とする請求項11乃至17記載の半導体集積回路装置の製造方法。
【請求項19】上記SOI基板は、第一の絶縁膜下部に更に他の絶縁膜を有することを特徴とする請求項11乃至18記載の半導体集積回路装置の製造方法。
【請求項20】上記溝上の上記保護膜は覆い上記不良マクロセル上の上記保護膜を露出する工程は、上記保護膜上に電子線に感光するレジスト膜を形成する工程と、上記検査時の情報に基づきEB直接描画機によって必要なパターンを該レジスト膜に描画する工程を含むことを特徴とする請求項11乃至19記載の半導体集積回路装置の製造方法。
【請求項21】第一の絶縁膜上に半導体層を有するSOI基板の該半導体層の所定の領域に、該第一の絶縁膜と実質的に同一のエッチング速度を有し該第一の絶縁膜に達する第二の絶縁膜を備えた集積回路素子を備えたマクロセルを複数個備えたチップを形成する工程と、他のマクロセルと互いに電気的に独立した第一次配線を該マクロセル内に形成する工程と、所定の第一マクロセルの周囲に該第一の絶縁膜に達する溝を形成する工程と、該溝を有する該SOI基板上に該第一及び第二の絶縁膜とエッチング速度の異なる保護膜を形成する工程と、該溝上の該保護膜は覆い該第一マクロセル上の該保護膜を露出する工程と、露出した該保護膜をエッチングする工程と、該第一と第二の絶縁膜をエッチングして該第一マクロセルを該SOI基板上から除去する工程と、該保護膜を除去する工程と、該第一マクロセルの存在した位置に該第一マクロセルとは異種の第二マクロセルを埋め込み固定する工程と、該溝及び第一次配線層を有する該SOI基板上に第三の絶縁膜を形成して表面を平坦化する工程と、該第三の絶縁膜の所定の位置に開口部を形成する工程と、該開口部を有する該SOI基板上に各マクロセル間にまたがる第二次配線を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項22】上記第一マクロセルはCMOS回路からなるRISCであり、上記第二マクロセルとはOEICであることを特徴とする請求項21記載の半導体集積回路装置の製造方法。
【請求項23】記憶制御装置と、該記憶制御装置に接続され命令や演算を処理する第一プロセッサと主記憶装置と、該記憶制御装置と第一データ通信インタフェースを介して接続されたデータ通信制御装置とを備えた中央処理ユニットと、該第一プロセッサと第二データ通信インタフェースを介して接続された入出力用の第二プロセッサとを備え、上記第一プロセッサ,上記記憶制御装置,上記主記憶装置の少なくとも一つが、表面の一方が鏡面の半導体基板と、該半導体基板の鏡面側の全表面上に設けられた絶縁膜と、該絶縁膜上に設けられた単結晶半導体からなるチップ領域と、該チップ領域内に設けられ、該半導体基板上で形成されたマクロセルと該半導体基板とは異なる半導体基板上で形成されたマクロセルとを備えた半導体集積回路装置で構成されていることを特徴とする計算機。
【請求項24】上記半導体集積回路装置は、シリコン半導体集積回路装置であることを特徴とする請求項23記載の計算機。
【請求項25】上記記憶制御装置と上記データ通信制御装置とは光ファイバを介して接続されていることを特徴とする請求項23又は24記載の計算機。
発明の詳細な説明
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置およびその製造方法に関し、特に、欠陥がなく信頼性の高い半導体集積回路装置およびチップ欠陥救済や素子の入れ替えが容易に行える半導体装置の製造方法に関するものである。
【0002】
【従来の技術】半導体集積回路装置の製造工程におけるチップ救済技術については、例えば特開平4−174538 号に記載があり、その概要は次の通りである。
【0003】まず、SOI(Silicon On Insulator)構造の半導体ウエハ(以下、単にSOIウエハということもある)の表面に同一回路機能を有する複数のマクロセルを形成し、各マクロセル毎に配線を形成する。
【0004】ここで、マクロセルは、チップ領域内に半導体集積回路装置を構成するための基本的な回路要素であり、この段階では、個々のマクロセル同志は電気的に分離されている。
【0005】また、マクロセルの周囲には、SOI構造のウエハの埋込絶縁層に達する、あるいは若干埋込絶縁層よりも深い位置に達する主面側分割溝が形成され、その溝の内部には二酸化ケイ素(SiO2 )からなる絶縁膜が埋め込まれている。
【0006】続いて、チップ領域内の各マクロセルの回路機能及び電気的特性を検査する。その後、その検査によって不良と判定されたマクロセルの周囲の主面側分割溝内の絶縁膜を除去した後、SOI構造のウエハの裏面において、不良のマクロセルの周囲に当たる位置に、主面側分割溝に達する裏面側分割溝を形成し、不良マクロセルを取り出す。
【0007】ついで、不良マクロセルと同様の方法によって、例えば他のSOI構造のウエハから取り出した良品のマクロセル(以下、良マクロセルという)を、不良マクロセルを取り出した位置にはめ込み、その後、裏面側分割溝内にポリイミド等のような合成樹脂を埋め込むことにより、その良マクロセルを固定する。
【0008】その後、マクロセル間を配線によって電気的に接続し、所定の半導体集積回路を形成する。
【0009】
【発明が解決しようとする課題】ところが、上記従来の技術においては、以下の問題があることを本発明者は見い出した。
【0010】従来は、不良マクロセルや良マクロセルを取り出すために、ウエハの裏面側にあらかじめ溝を形成する必要が有る。この形成のためにレーザを使用すると、極めて多くのマイクロクラックを発生してしまい、ケミカルエッチによるダメージ層の除去を行っても、その範囲が広くまた、マイクロクラックの除去の程度を検査することが困難であり、加工精度の劣化や、半導体装置の信頼性を低下させる問題があった。
【0011】また、上記の加工精度の劣化は、不良マクロセルの取り出しや、良マクロセルの組込みにおいて、個々のマクロセルの近接条件に厳しい制約が加えられる可能性が有り、半導体装置の高集積性が十分発揮されがたい問題が有った。
【0012】また、不良と良マクロセルの加工が複雑であり、全体のコストを増加させる問題があった。
【0013】本発明は、上記課題に着目してなされたものであり、その目的は、マイクロクラックの発生のない、高精度で、シンプルな加工方法および欠陥がなく多機能で信頼性の高い半導体集積回路装置を提供するものである。
【0014】本発明の前記ならびにその他の目的と新規な特徴は、明細書の記述及び添付の図面から明らかになるであろう。
【0015】
【課題を解決するための手段】上記目的を達成するための第一の手段は、SOI(Silicon On Insulator)基板を使用して半導体ウエハのチップ領域に複数のマクロを配置する第一次配線工程と、前記マクロの良否を検査する工程と、前記マクロの良否検査によって判定された不良マクロセルをSOI基板の内層の絶縁物の下面にいたるまで除去し、前記不良マクロセルの位置にSOI基板の裏面から内層の絶縁物の下面までを除去した良マクロセルを埋込み接着剤等にて固定し、前記不良マクロセルの交換後にチップ領域内のマクロセル間を接続して所定の半導体装置を形成する第二次配線工程を有することを特徴とする半導体装置とすることである。
【0016】上記目的は、前記不良マクロセルを除去する工程に際して、前記マクロセルの検査工程の情報に基づきEB(Electron Beam)直接描画により前記不良マクロの周囲に選択的にパターンを形成してホトリソグラフィとエッチングにより溝を形成することにより、効果的に達成することができる。
【0017】上記目的は、前記により形成された溝の部分を境界とし、前記の不良マクロセルを前記のSOI基板の内層の絶縁物の下面までシリコンと絶縁物の選択比を利用して選択的にエッチして前記の不良マクロを除去することにより、効果的に達成することができる。
【0018】上記目的は、前記の良マクロセルはSOI(Silicon On Insulator)基板により形成しておき、あらかじめ良マクロセルの周囲に溝を形成して、あらかじめ溝が入った支持基板をSOI基板の主面側に接続して固定し、次にSOI基板の裏面側のシリコンをSOI基板の内層の絶縁物とシリコンの選択比を利用してシリコンを選択的にエッチして除去することにより、効果的に達成することができる。
【0019】上記目的は、前記の不良マクロセルを除去した部分に前記の良マクロセルをゾルゲルまたは水によりシラノール基を利用して固定接着することにより、効果的に達成することができる。
【0020】上記目的は、前記のSOI基板において、内層を二層以上の絶縁物の層で構成することにより、効果的に達成することができる。
【0021】上記目的は、前記のマクロセルの単位の一つをメモリセル部,アドレス制御部,データ制御部を持つダイナミックメモリチップ,スタチックメモリチップまたはそれらの組み合せで構成することにより、効果的に達成することができる。
【0022】上記目的は、不良マクロセルの除去部分を選択的にその前にテストしたテスタからの情報に基づきEB(Electron Beam)直接描画機によって必要なパターンを選択的に描画することにより、効果的に達成することができる。
【0023】上記目的は、シリコン酸化膜のみを主にエッチするエッチ液によって不良マクロセルを選択的に除去することにより効果的に達成することができる。
【0024】上記目的は、不良マクロセルを除去して良マクロセルを埋め込み、全ての配線を完了したLSIチップ表面において、マクロセルの周囲に溝を形成することにより効果的に達成することができる。
【0025】上記目的は、前記の不良マクロセル用の溝をシリコン酸化膜をエッチングする薬品ではエッチングできない材料でカバーすることにより、効果的に達成することができる。
【0026】上記目的は、前記のSOIウエハにおいて、内層の絶縁膜をシリコンに対してエッチングできる薬品ではエッチングが困難な材料で形成することにより、効果的に達成することができる。
【0027】上記目的は、前記の不良マクロセルを除去した部分に不良マクロセルの周辺のプロセス条件と異なるプロセス又は材料によって形成された異種の回路機能を有するマクロセルを埋め込むことにより効果的に達成することができる。
【0028】
【作用】SOIウエハを用いるとシリコンデバイス及びそれらを接続する配線層はシリコン酸化物で囲まれるような構造とすることができるため、シリコン酸化物を主に除去するエッチング液を用いることにより、極めて高精度にかつ容易に不要なマクロセル部分を平面方向及び深さ方向に除去することが可能となる。特に、SOIウエハの絶縁膜(I)は半導体基板上に極めて平坦に形成されており、該絶縁膜が除去されたあとに露出する半導体基板表面は平坦性に優れている。これにより、良マクロセルを高精度に埋め込むことが可能となったのである。また、埋め込まれた良チップは基板表面の凸凹に起因する応力を受けることがなく、信頼性の高い半導体装置を提供することができる。
【0029】このようなエッチング技術を用いれば、マイクロクラックのようなダメージが入ること無く、またドライエッチングのみによると表面の段差形状に依存するため除去部底面の平坦度が確保されにくいなどの欠点を克服して、高信頼度に加工することが可能となる。
【0030】さらに、異種の回路機能を有するマクロセルをチップ領域内に配置することにより、半導体集積回路の論理を変更したり、半導体集積回路の機能を拡張したりすることが可能となる。
【0031】
【実施例】
(実施例1)本実施例においては、本発明を論理LSIチップに適用した例について説明する。ただし、対象とする半導体集積回路は、論理LSIに限定されるものではなく種々変更可能である。
【0032】図1は本発明の一実施例である良マクロセルを固定後、配線を施したSOIウエハの要部断面図を示す。まず、マクロセルの構成の概略について述べる。単結晶シリコン基板101上に形成されたシリコンデバイス102はSOIウエハ内に設けられた層シリコン酸化膜103とシリコンデバイス分離シリコン酸化膜104によりシリコン酸化膜に囲まれている。このシリコンデバイス102は第一次配線107によりマクロセルを構成しかつテスト回路を備えている。また第一次配線107では、マクロセル間のインタコンネクションの配線はまったく形成されておらず、電気的に各マクロセルは独立している。このような構造とすることにより、テストパッド110を通して、一つ一つのマクロセルをテストして、良不良の区別をすることができる。不良マクロセルは主面側にパターニングして不良セルを構成する酸化膜および該不良セル下部の酸化膜をエッチングすることにより、不良マクロセルのシリコンデバイス102や第一次配線107を極めて容易にかつ高精度に除去することができる。不良マクロセルを除去した部分には、別のウエハより作成された良マクロセルを作成して貼付ける。この良マクロセルは不良マクロセルとまったく同じ構造であるが、SOIウエハを用いるがために、ウエハの裏面側のシリコンを除去したものを使用するので、極めて容易にまた高精度に作成することができる。良マクロセルを埋込み接着した後にできる良マクロセルの周辺の溝はシリコン酸化物等により埋込みウエハの主面側を平坦化して、第二次配線108により、マクロセル間を接続して、さらに表面シリコン酸化膜106により表面を保護することにより、大規模なLSIを得ることができる。
【0033】図2に本発明の半導体装置の製造工程を示す。本実施例の半導体集積回路装置の製造工程は、例えば次の四つの工程を有している。すなわち、第一次配線工程1,マクロセル検査工程2,不良マクロセル交換工程3及び第二次配線工程4で有る。そして、不良マクロセル交換工程3は、さらに、例えば後述する6つの工程を有している。
【0034】まず、第一次配線工程1が終了した直後のSOIウエハの平面図を図3に示す。SOIウエハ5は、シリコン(Si)単結晶基板と、該基板上に形成された約0.5μm の厚さの二酸化シリコン膜と該二酸化シリコン膜上に形成された約1μmの厚さの単結晶シリコン層とからなり、その直径は、6インチのものを用いた。ウエハ5の主面上には、32個のチップ領域6が配置されている。各チップ領域6の大きさは、例えば20mm×20mm程度である。
【0035】そのチップ領域6の拡大平面図を図4に示す。各チップ領域6内には、例えば400個のマクロセル7が敷き詰められている。各マクロセル7の大きさは、例えば1mm×1mm程度である。なお、SOIウエハの基板,絶縁膜,半導体層は上記材料に限らない。
【0036】各マクロセル7には、各種回路機能を有するセル内回路が形成されている。ただし、この段階においては、各マクロセル間は配線接続されていない。すなわち、各マクロセル7のセル内回路は、それぞれ回路的に独立した状態になっている。
【0037】そのマクロセル7の拡大平面図を図5に示す。マクロセル7の中央には、例えばセル内回路領域8が配置されている。セル内回路領域8には、例えば3kゲート程度のゲートアレイ等のようなセル内回路が形成されている。
【0038】ただし、セル内回路はゲートアレイに限定されるものではなく種々変更可能であり、例えば16kb〜64kb程度のSRAM(Static RAM)やアナログ回路で良い。
【0039】セル内回路領域8の外周には複数の入出力回路領域9が配置されている。各入出力回路領域9には、入出力バッファ等のような所定の入出力回路が形成されている。
【0040】また、各入出力回路領域9には、パッド10が配置されている。パッド10は、第二次配線工程において、マクロセル7間を接続するためのパッドである。
【0041】パッド10の数Nは、ゲート数をGとするとレンツ則から、例えばN=1.9XG(0.6乗)となる。すなわち、例えば、G=3000ゲートの場合、パッドN=232個である。従って、各マクロセル7には、少なくとも232個のパッド10が形成されている。
【0042】ところで、本実施例においては、後述するようにマクロセル検査工程2において各マクロセル7の電気的特性をプローバ等により検査する。しかし、1mm角という微細なマクロセル7内の232個のパッド10に対してプローブ針を接触させるのは極めて難しい。
【0043】そこで、本実施例においては、スキャンテスト法を応用することによってその問題を解決している。一般的なスキャンテスト法については、例えばリアライズ社(REALIZE・INC),昭和59年2月29日発行,「カスタムLSI応用設計ハンドブック」P150〜154や特開昭57−69349 号広報に記載があるのでここでは省略する。
【0044】本実施例においては、マクロセル7の主面上に形成された少数個のテストパッド11にプローブ針を接触させて、セル内回路の電気的特性を検査することができる。
【0045】各テストパッド11は、例えば各マクロセル7のセル内回路領域8上に配置されている。テストパッド11の数は、例えば5〜11個程度である。この程度のパッド数であれば、1mm角マクロセル7であっても、プローブ針を接触させるのに十分な大きさのテストパッド11を形成できる。各パッド11の大きさは例えば、50μm×50μm程度である。
【0046】また、テストパッド11は、マクロセル7上に規則的に配置されている。すなわち、本実施例では、マクロセル7及びテストパッド11が規則的に配置されているため、マクロセル7の検査に際し、各マクロセル7のテストパッド11に対してプローブ針を規則的に接触させることが可能となっている。従って、全マクロセル7の検査を速やかに、かつ能率的に行えるようになっている。
【0047】テストパッド11は、例えば図5に示した入出力回路領域9の外周に配置された後述するシフトレジスタ回路部を介してセル内回路と電気的に接続されている。シフトレジスタ回路部を図6に示す。
【0048】シフトレジスタ回路部12は、複数のシフトレジスタ13が配線によって直列に接続される構成となっている。
【0049】配線CK0,CK1は、図7に示すようなクロック信号を各シフトレジスタ13に伝送するための配線である。また、配線TM,OSは、シフトレジスタ回路部12の動作を制御する制御線である。配線TMには、シフトレジスタ回路部12をテストモードに変換する信号が伝送される。配線OSには、セル内回路からの検出データをシフトレジスタ13にセットする信号が伝送される。尚、シフトレジスタ回路部12の動作時における制御線の信号レベルを図8に示す。
【0050】シフトレジスタ13には、後述する入力用シフトレジスタと、出力用シフトレジスタとがある。図9には入力用シフトレジスタ13aの記号を示す。配線SIはシフトイン配線、配線SOはシフトアウト配線である。これら配線SI,SOは図6に示した配線にあたる。配線GOはセル内回路と接続されている。
【0051】図10に入力用シフトレジスタ13aの内部回路を示す。配線CK1,CK0は、それぞれAND回路(以下ANDという)15a,14bの入力に接続されている。また、配線OSもAND14a,14bの他の入力に接続されている。
【0052】AND14a,14bの出力は、それぞれAND15a,15bの入力に接続されている。配線SIはAND15aを介してフリップフロップ(以下、F/Fと略す)16aに接続されている。
【0053】F/F16aの出力はAND15bを介してF/F16bに接続されている。F/F16bの出力は、AND17の入力及び配線SOに接続されている。配線TMはAND17及びAND18の入力に接続されている。AND17,18の出力はOR19を介して配線GOに接続されている。
【0054】すなわち、次の様になっている。配線OSに“L”信号が入力されると、AND14a,14bが動作してAND15a,15bにクロック信号が伝送される。
【0055】そして、配線SIから入力された検査データは、そのクロック信号に同期してF/F16a,16bにシフトインされる。この際、配線TMに“H”信号が入力されると、AND17が動作してセル内回路に検査データが入力される。
【0056】一方、配線OSに“H”信号が入力されると、AND14a,14bは非動作となり、検査データはシフトされないようになっている。
【0057】また、図11に出力用シフトレジスタ13bの記号を示す。配線GIはセル内回路に接続されている。図12に出力用シフトレジスタ13bの内部回路を示す。
【0058】配線SIはAND20の入力に接続されている。配線OSはAND20及びAND21の入力に接続されている。AND20,21の出力はOR回路(以下ORという)22を介してAND23aの入力に接続されている。AND23aの他の入力には配線CK1が接続されている。
【0059】AND23aの出力はF/F16aを介してAND23bの入力に接続されている。AND23bの他の入力には配線CK0が接続されている。AND23bの出力はF/F16bを介して配線SOに接続されている。セル内回路に接続された配線GIは、バッファ24を介してAND21の入力及びパッド10に接続されている。
【0060】すなわち、次のようになっている。配線OSに“L”信号が入力されるとAND20が動作し、配線SIから入力された検出データがクロック信号に同期してF/F16a,16bにシフトインされる。
【0061】一方、配線OSに“H”信号が入力されるとAND20は非動作となり、替わりにAND21が動作して配線GIに伝送されたセル内回路からの検出データがクロック信号に同期してF/F16a,16bにシフトインされる。
【0062】この段階で、再び、配線OSに“L”信号が入力されると、検出データが出力用シフトレジスタ13bから配線OSに出力される。尚、配線TM,OSの信号レベルがともに“L”レベルの際には、シフトレジスタ回路部12は動作しない。
【0063】このように本実施例においては、テストパッド11及び配線Dを通じて直列入力された検査データをシフトレジスタ回路部12を介して並列信号に変換してセル内回路に伝送することができる。
【0064】また、セル内回路から並列出力された検査データをシフトレジスタ回路部12を介して直列信号に変換し、その信号をテストパッド11から取り出すことが可能となっている。従って、例えば5〜11個程度の少数個のテストパッド11を通じてセル内回路の検査を行うことができる。
【0065】次に、図13によりウエハ上の平面図により欠陥救済の考え方について説明する。ウエハ内には大きなチップが繰り返して配置されているが、そのチップの中はさらにマクロセル7により分割されている。このマクロセル7は完全なテストができるテスト回路を持っており、良品か不良品かを区別をつけることができる。不良マクロセル7aは必要ではないので除去してしまう。そのために不良マクロセル分離部29を持っており、この部分を使用することにより他のマクロセルと明確に分離をすることができる。また不良マクロセル分離部29を横断する配線はこの工程までは一切形成されず、配線を一本も分断すること無く不良マクロセル7aを除去することができる。この除去した部分には、ほぼ同じ大きさの良マクロセルを埋込むことができる。良マクロセルは本来不良マクロセル部が不良でないならばそのまま使用することができたものと完全に同じ機能を持つものであるが、本来あったマクロセルがなんらかの欠陥、例えば結晶欠陥によりマクロセル内のトランジスタが不良であったり、ゴミや異物によりアクティブなデバイスやパッシィブなデバイスが形成されなかったり、また配線を切断したりショートしたりすることにより正常なマクロセルとして動作することができないあらゆる欠陥によって不良マクロセルとなってしまったため、良マクロセルが代わりにおかれるものである。この結果、この領域に特定の不良が発生しても救済が可能であるし、またチップ上またウエハ上はすべてこのようなマクロセルによって構成されているので、チップ上ウエハ上いかなるところに欠陥が有ってもまた欠陥の数に依らず救済することができることを示している。このマクロセルの入替えを行った後、マクロセル間の接続を行うことによって、全体の大きなチップを構成することができる。しかも、上記良シップは露出されたSOIウエハの基板表面に配置されるので、周囲のマクロセルとほぼ同一の起伏形状であり、チップ表面の平坦化を容易に行うことができる。
【0066】以下、本発明の半導体装置を得るための工程を詳細に説明する。図14は、SOIウエハの要部断面図を示している。SOIウエハはSilicon On Insulatorの言葉のように、シリコン層102aがSOIウエハ内層シリコン酸化膜103の上に存在する構造を持つウエハである。さらにこの構造は、シリコン基板101の上に形成されている。SOIウエハはデバイスの耐圧を向上させたり、デバイスの寄生容量を減らして高速化を図ったり、アルファ線による障害に強くさせたり、またCMOSデバイスのラッチアップ寄生効果を防止したり、超高集積超高速LSIでは極めて有用なウエハである。本発明では、このような特徴を持つSOIウエハを欠陥救済に応用するものである。
【0067】図15は、シリコンデバイスの形成を説明するためのウエハの要部断面図である。SOIウエハ内層シリコン酸化膜103の上に酸化膜分離工程によってシリコンデバイス分離シリコン酸化膜104によって分離されたシリコンデバイス102が島状に多数存在する。
【0068】図16は第一次配線形成工程直後のウエハの要部断面図である。第一次配線107はマクロセル内のシリコンデバイス102を相互に接続して、集積回路を実現することができる。また同時にマクロセル内の機能をテストするテスト回路を形成することができる。この図16では一層配線のみ示しているが、一般には複数の配線層によって複雑な高集積回路を実現する。またマクロセル間を配線する第一次配線は全くなく、すなわち個々のマクロセルは電気的に独立である。マクロセルの表面には、テストパッド110が出ており、このテストパッド110をテスタヘッド端子により接触して個々のマクロセルをテスタによってテストすることができる。
【0069】図17は不良マクロセル除去する溝パターンをホトリソグラフィにより形成する工程直後のウエハの要部断面図である。上記のテストによって不良と判定したマクロセルはこのままでは、使用することができないので、除去することにするため、境界となる部分に溝を形成する。そのために、EB(Electron Beam)による直接描画機によって、不良マクロセルの周囲を細い幅のパターンを発生してあらかじめウエハ全面に塗布したフォトレジスト膜109を感光し、その後現像液によって図17のような溝200を形成するようにする。不良マクロセルの位置はあらかじめテスタによってテストした結果から、テスタから情報を得ることにより、所定の部分にプログラムによってパターンを発生するようにする。
【0070】図18は不良マクロセルを除去する溝を形成し保護膜を除去する工程直後のウエハの要部断面図である。図17からここまでの工程は、図17のフォトレジストパターンによって、マクロセル間のシリコン酸化膜をシリコン基板に最小限に到るまでエッチングをする。次にフォトレジスト膜を除去して、SOIウエハ全面にシリコンナイトライド膜やポリシリコン膜などの保護膜111をコーティングする。なお、保護膜の材料としては、シリコン酸化膜のエッチング液に対して耐性のある材料を用いることができる。その後不良マクロセルの部分をEB直接描画機によって、不良マクロセルの上面を矩形状のパターンを発生してあらかじめウエハ全面に塗布したフォトレジスト膜109を感光し、その後現像液によって図18のような窓を明け、保護膜111をドライエッチングする。
【0071】図18の不良マクロセルの上面に明けられた窓から弗化水素酸のようなエッチング液により、不良マクロセルを除去した図が図19である。すなわち図19は不良マクロセルを除去する工程直後のウエハの要部断面図を示している。シリコン酸化膜を除去するエッチング液を用いれば、不良マクロセル内のシリコンデバイスや第一次配線を分離して不良マクロセル内の構成物質をすべて除去することができる。またこのエッチング液は、シリコン酸化物のみをエッチングすることができる液体を用いることによってすべてのシリコン酸化物をエッチングするとシリコン基板101に到り、このシリコン基板101をエッチングすることができないという特性を利用することにより、シリコン基板101の上面が露出して平坦面を確保することが極めて容易に達成される。またこの平坦面は、SOIウエハの作成時のシリコン基板の鏡面状の平坦性が現われ、極めて平坦な鏡面である。また、不良マクロセルが除去される深さも、SOIウエハの内層のシリコン酸化物の上面からの位置により決定されるので、ウエハ内でどの位置でも極めて誤差の少ない深さで一様に形成される特徴が有る。このような加工は、従来の機械的または他の方法よりも鏡面を極めて容易に作成することが可能となる。
【0072】図20は、図19のフォトレジスト膜109と保護膜111を除去した工程直後のウエハの要部断面図を示している。
【0073】次に、今まで示した、不良マクロセルの部分に、そのマクロセルと全く同等の機能を持つマクロセルを作成する工程について述べる。まずあらかじめ用意する良マクロセルを支持するための基板の要部断面図を図21に示す。この図は、ウエハサイズとほぼ等しい大きさの石英基板のような支持基板115を用意してこの支持基板115を粘着剤114が付いたダイシングテープのようなテープ113に貼付ける。またこの支持基板115にはその表面にワックスのような仮止めを行う接着剤112をあらかじめ薄く塗布しておく。
【0074】図22は良マクロセルを支持するための基板を加工した工程直後の要部断面図を示している。すなわち、良マクロセルのサイズと同じかまたはやや小さいサイズにダイシングやレーザなどで支持基板115に溝を入れる。この場合、テープ113のすべてを切らない程度に溝を入れることにより、支持基板115が分離しないようにしておく。
【0075】図23は良マクロセルが形成されているウエハの要部断面図である。テストパッド110によってマクロセルが既に完全に良品であることがわかっている状態であって、このマクロセルは前記の不良と判定されたマクロセルとは別の部分に形成されているものであって、例えば、特定ロットの別のウエハであったり、また同一のロットのウエハであっても良い。すなわち、半導体製造においては、同一のマクロセルをバッチ処理方式にしたがって、同時または少ない時間差をおいての繰り返し生産を行う事が可能であるため、このような前記と同じマクロセルが良品である部分は、極めて多量にかつ同時期に形成することが可能である。この図23においては、さらに良マクロセルの周囲には前記不良マクロセルを除去した部分の最外形寸法よりもわずかに小さいように良マクロセルの最外形寸法の大きさが決められるように溝がシリコン基板101に最小限に到るように形成されている。この形成法は通常の半導体装置で行われるホトリソグラフィの技術を使用することにより容易に達成することができる。
【0076】図24は良マクロセルに加工された図22の支持基板を接着した直後のウエハの要部断面図である。あらかじめ付着した接着剤112によって容易にこの良マクロセルの上面に位置合わせして、支持基板115を接続することができる。この支持基板115は後で述べる薄膜状態になった良マクロセルの内部応力によるベンドを避けるために接続されるものである。
【0077】図25はマクロセルの裏面側シリコンを除去した工程直後の要部断面図である。図24で示したシリコン基板101は通常の半導体装置の製造法で用いられるシリコンのみをエッチする方法により容易に除去することができる。すなわち、KOH(水酸化カリウム)やヒドラジン液、またドライエッチによる方法などで可能である。従って図25のように良マクロセルを形成するシリコン酸化膜が残った形状となり、この工程では、マクロセルの電気的動作を保証するすべてのシリコンデバイス102,第一次配線107は完全に保護されている。
【0078】図26は良マクロセルを分離した工程直後の断面図である。すなわち、図25のテープ113や粘着剤114を除去することによりこの図26のような形態の良マクロセルを容易に取り出すことが可能である。また支持基板115によって、良マクロセルは完全に膜状態からバルクと同等の状態に保持されているため、この良マクロセル内の内部応力状態はシリコン基板101を除去する前と全く同等の状態に保持されている。
【0079】図27は図26の良マクロセルを図20の不良マクロセル除去部に埋込む工程直後のウエハの要部断面図を示している。この時、SOIウエハ内蔵シリコン酸化膜103の底面に接着剤を付加することが必要となるが、水蒸気またはゾルゲルによるシラノール基を利用して固定接着したり、有機物系の接着剤などを用いることができる。また、この良マクロセルは支持基板を利用してハンドリングする装置により半導体ウエハの表面のマークを利用して位置合わせすることが可能である。
【0080】図28は、前の図27の良マクロセル支持基板を除去する工程直後のウエハの要部断面図である。
【0081】その後、図29によりウエハ主面側の溝を埋込んだ工程直線のウエハ要部断面図を示している。この溝を埋めるためには、溝埋め平坦化シリコン酸化膜105を従来の半導体の溝を埋めるための手法と平坦化する手法を活用することができる。
【0082】この埋込まれたマクロセル及びウエハ上面の多数のマクロセルは第二次配線108によって相互に接続され図30に示す。この図では一層の第二次配線を示しているが、一般に複数層の配線状態を妨げるものではない。このうえに図1で示す表面シリコン酸化膜106を付けることにより、完成されたチップを形成することができる。
【0083】図31は、絶縁膜を二層内蔵したウエハの要部断面図である。このウエハはシリコン基板101の上に第一のSOIウエハ内層シリコン酸化膜116とシリコン層119とさらに第二のSOIウエハ内層シリコン酸化膜117とシリコン層118が存在するものである。このようにする理由は、第二のSOIウエハ内層シリコン酸化膜117を両マクロセルの分離のためのストッピング層とすることにより、SOIウエハのデバイスが形成される。すなわち第一のSOIウエハ内層シリコン酸化膜116とシリコン層119を最適に設計することができ、またシリコン層118によって加工のダメージがシリコンデバイスに波及することが無いように考えたものである。
【0084】この構造に基づき、良マクロセルを埋込み第二次配線を行った直後のウエハ要部断面図を示したものが図32である。溝形成部は、シリコン酸化膜120によって保護されている。
【0085】図33は、この発明をメモリLSIに適用した実施例を示す図である。メモリセル部分201,アドレス制御部202,データ入出力部203によって構成されたマクロセルは共通のパッド204に配線によって結線された状態により最終的なLSIとなるが、それぞれのマクロセルは単独にテストすることが可能となっており、このようなマクロセルは一つまたは複数の不良があってもマクロセルの入替えによってLSIを構成するすべてのマクロセルを良品とすることができるので、極めて大容量のLSIであっても完全に動作するものを得ることが可能となる。
【0086】以上、本発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0087】例えば前記実施例においては、不良マクロセルの代わりに交換用の良マクロセルをチップ領域内に配置した場合について説明したが、これに限定されるものではなく、例えば異種のマクロセルをチップ領域内に配置しても良い。すなわち、異なる回路機能を有するマクロセルを配置することによって論理機能を変換したり、回路機能を拡張したりすることが可能となる。例えばCMOS回路からなるRISC(Reduced Instruction Set Computor)プロセッサ等のようなチップに、OEIC(Optical Electronics Integrated Circuits)セルを埋込むことも可能である。OEICセルは不良マクロセル除去領域に配置しても良いし、他に配置しても良い。この場合、チップとメインメモリや外部メモリとの間の信号伝送経路に光ファイバを用いることにより、それらの間で超高速のデータ転送が可能となる。したがって、そのチップを、例えばワークステーションに用いることにより、ワークステーションの性能を格段に向上させることが可能となる。すなわち、新たな製品価値を創造することが可能となる。
【0088】上記のように異種チップを埋込む場合には必ずしもマクロセルの良・不良を検査する必要はない。
【0089】(実施例2)次に、本発明の実施例を図34の計算機構成図で説明する。本実施例は、本発明を実施した半導体集積回路を、命令や演算を処理するプロセッサ500が、複数個並列に接続された高速大型計算機に適用した例である。本実施例では、本発明を実施した高速融合型半導体集積回路の集積度が高いため、命令や演算を処理するプロセッサ500や、記憶制御装置501や、主記憶装置502などの少なくとも一つを、1辺が約10〜30mmの融合型半導体チップで構成した。これら命令や演算を処理するプロセッサ500と、記憶制御装置501と、化合物半導体集積回路よりなるデータ通信インタフェース503を、同一セラミック基板506に実装した。また、データ通信インタフェース503と、データ通信制御装置504を、同一セラミック基板507に実装した。これらセラミック基板506並びに507と、主記憶装置502を実装したセラミック基板を、大きさが1辺約50cm程度、あるいはそれ以下の基板に実装し、大型計算機の中央処理ユニット508を形成した。この中央処理ユニット508内データ通信や、複数の中央処理ユニット間データ通信、あるいはデータ通信インタフェース503と入出力プロセッサ505を実装した基板509との間のデータの通信は、図中の両端矢印線で示される光ファイバ510を介して行われた。この計算機では、命令や演算を処理するプロセッサ500や、記憶制御装置501や、主記憶装置502などのシリコン半導体集積回路が、並列に高速で動作し、また、データの通信を光を媒体に行ったため、1秒間当りの命令処理回数を大幅に増加することができた。
【0090】
【発明の効果】本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【0091】すなわち、SOIウエハを利用して、不良マクロセルを除去して、またSOIウエハを利用して良マクロセルを作成する前記手段によれば、SOIウエハの内層のシリコン酸化膜の層を利用して、容易にかつ高精度に不良マクロセルと良マクロセルの加工を行うことができ、機械的な方法に比べてマイクロクラックが無く高信頼度にマクロセルの入替えを行うことができる。この結果、半導体集積回路装置の信頼性および歩留まりを向上させることができる。
【0092】また、異種の回路機能を有するマクロセルをチップ領域内に配置することにより、半導体集積回路の論理を変更したり、機能を拡張したりすることが可能となる。
【0093】さらに、本発明を計算機に応用することにより、高速処理が可能となった。




 

 


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